[发明专利]模数转换

说明书

一种电路具有：模数转换器(ADC)的阵列；采样顺序选择器，其被配置为选择ADC的采样顺序并输出对应的采样顺序控制字；采样脉冲发生器，其耦合在采样顺序选择器和相应的ADC之间，并被配置为基于相应的采样顺序控制字来输出相应的采样脉冲，其中，ADC被配置为响应于采样脉冲而对模拟数据进行采样并将模拟数据转换为数字数据；以及单个时钟发生器，其被配置为将延迟匹配的时钟并行分配给每个ADC，将延迟匹配的时钟并行分配给每个采样脉冲发生器，并将延迟匹配的时钟分配给采样顺序选择器。

背景技术

模数转换器(ADC)阵列被配置为将模拟数据转换为数字数据。常规的ADC阵列将多个均匀分布的时钟相位路由到各个ADC，从而发起时间交错的采样和转换。各个ADC的采样时钟是利用延迟链或中央延迟锁相环(DLL)生成的，而各个采样时钟相位被分配给各个ADC。这些常规的ADC阵列遭受了延迟缓冲器失配、时钟路由失配，大量延迟匹配时钟线的高路由以及加扰困难。

附图说明

图1示出了根据本公开的各方面的电路。

图2示出了根据本公开的各方面的示例性时序图。

图3示出了根据本公开的各方面的另一示例性时序图。

图4示出了根据本公开的各方面的方法的流程图。

具体实施方式

本公开针对一种电路，该电路包括模数转换器(ADC)阵列，该ADC阵列具有并行分配给所有ADC的单个时钟，以使得以数字方式在ADC本地执行针对采样的时钟相位生成。采样相位可针对每个ADC动态地单独编程，从而实现对ADC的加扰。

图1示出了根据本公开的各方面的电路100。

电路100包括模数转换器(ADC)110的阵列，采样顺序选择器120，采样脉冲发生器(SPG)130，单个时钟发生器140，以及数字数据输出总线150。

在此示例中，ADC的阵列具有32个ADC(ADC 00…ADC 31)110，每个ADC具有N位。应当理解，本公开不限于各自具有N位的32个ADC 110的阵列。该阵列可具有M个相同的ADC110，M是整数，每个ADC 110具有N位，N是整数。

采样顺序选择器120被配置为选择ADC 110的采样顺序，并输出对应的采样顺序控制字。采样顺序选择器120被配置为：针对每个ADC阵列转换周期，选择阵列中的ADC 110用于转换，并输出针对各个选择的ADC 110的各个采样顺序控制字。未被选择的ADC 110对于ADC阵列转换周期是冗余的。

采样顺序选择器120被配置为随机地或动态地选择采样顺序。采样顺序选择器120可以选择ADC 110中的一个或多个作为冗余，并且针对每个ADC阵列转换周期改变所选择的一个或多个未被选择的冗余ADC 110。采样顺序选择器120还可被配置为从选择中排除多个ADC中的一个或多个。未被选择的ADC 110不是因为它们不能正常工作而是冗余的(即，不活动、空闲、或备用)。而是，对于每个ADC转换周期，ADC 110中的一些被选择为冗余的，并且所选择的ADC 110的顺序被改变以便使噪声平均并减少通过保持采样和转换顺序而将发生的杂散。

SPG 130耦合在采样顺序选择器120与相应的ADC 110之间，并且被配置为基于相应的采样顺序控制字来输出相应的采样脉冲。存在与每个ADC 110(ADC 00…ADC 31)相对应的SPG 130(SPG 00…SPG 31)。SPG 130中的每一个可以是计数器(未示出)或者可包括计数器，该计数器被配置为在预定义计数器值(即，与相应的采样顺序控制字相对应)的上溢或下溢或相等时发送相应的采样脉冲，该预定义计数器值由采样顺序选择器120选择并输出，以发起相应ADC 110的采样和转换开始。

ADC 110被配置为响应于接收到有关的采样脉冲而对模拟数据进行采样并将其转换为数字数据。ADC 110包括与数字数据输出总线150耦合的相应数字输出。