[发明专利]具有很细节距的三维NOR存储器阵列：装置和方法

说明书

一种易于制造用于具有20nm或更小的特征尺寸或具有大数目的存储器层的存储器单元的高深宽比三维存储器结构的方法。本发明还提供了沿着有源条带的相同或相对侧的相邻存储器单元之间的改善的隔离。通过在沿着有源条带的相同侧的相邻存储器单元之间引入强电介质屏障膜并通过使有源条带的相对侧的存储器单元交错来提供改善的隔离。

技术领域

本发明涉及一种非易失性NOR型存储器串。特别地，本发明涉及一种三维存储器阵列的架构，其允许形成最小或亚最小节距垂直导体，而不要求涉及高深宽比的蚀刻。

背景技术

在高密度三维存储器结构中(诸如非临时申请或临时申请中描述的)，期望使存储器单元尽可能小—从而提高存储器单元密度—同时保持高制造良率。随着每个存储器单元的尺寸缩小，特征的深宽比(例如，沟槽的深度除以其水平蚀刻的间隙尺寸)增大。在沟槽的示例中，在蚀刻的层的总厚度保持不变的情况下，沟槽深宽比随着特征尺寸减小而增大。增大存储器单元密度的替代方法是在垂直方向上提供更多层存储器单元。在不改变蚀刻工艺的情况下，该替代方法必然地增大沟槽深宽比。在当前技术水平下，当沟槽深宽比超出大约50时，沟槽的蚀刻变得不可靠地困难或过分地昂贵。

发明内容

本发明提供了一种制造存储器结构的方法，存储器结构具有小特征尺寸(例如，20nm或更小，在当前技术下)，或在存储器结构中具有8或更多层存储器单元。本发明还提供了沿着存储器结构中的有源条带的相同或相对侧相邻的存储器单元之间的改善的隔离。通过在沿着有源条带的相同侧相邻的存储器单元之间引入强电介质屏障膜，并且通过使有源条带的相对侧的存储器单元交错，而提供改善的隔离。(在本详细说明书中，术语“有源条带”是指水平、长形的存储器结构的形成存储器单元的串的沟道区和公共源极和漏极区的部分)。

根据本发明的另一实施例，沿着局部字线的相同和相对侧的相邻存储器单元之间的改善的隔离堆叠在具有水平局部字线的垂直NOR串型存储器结构中。通过在沿着局部字线的相同侧的相邻的存储器单元之间引入强电介质屏障膜，并且通过使局部字线的相对侧的存储器单元交错，而提供改善的隔离。

本发明在结合附图考虑以下详细说明书后更好地理解。

附图说明

图1示出了，根据本发明的一个实施例的在存储器阵列的支持电路(例如，感测放大器、地址解码器、输入和输出电路)已经形成在半导体衬底5(未明确地示出)上之后，形成三维NOR型存储器阵列50(未示出)的全局互连导体10的初始步骤。

图2图示了在制造三维NOR型存储器阵列50中的中间步骤中形成的有源堆叠体；有源堆叠体100由八个有源条带构成，包含有源条带255，其在左侧放大以更加清晰。

图3示出了根据本发明的一个实施例的在电荷俘获材料240和P⁺半导体层250已经沉积并处理之后的图2的存储器结构50。

图4示出了在电荷俘获材料240和P⁺半导体层250被图案化和蚀刻，从而在三维NOR型存储器阵列50中形成第一组存储器单元之后的图3的存储器结构50，P⁺半导体层250提供第一组垂直局部字线导体275。

图5示出了根据本发明的一个实施例的在第二电荷俘获层270共形地沉积到图4的存储器结构50的相邻局部字线275之间的沟槽295的侧壁上，然后沉积形成第二组局部字线导体280的第二层P⁺半导体材料之后的图4的存储器结构50。

图6示出了根据本发明的一个实施例的在存储器结构上方形成第二组全局字线(标记为全局字线290)和对应的通孔(例如，通孔300)以连接到局部字线280之后的图5的存储器结构50。

图7A和图7B示出了根据本发明的第二实施例的存储器结构50，其中第一组局部字线和第二组局部字线相继形成，两组字线在材料和维度上实质上相同。

为了便于在图间交叉引用，相同元件分配相同的附图标记。