[发明专利]半导体装置

说明书

本发明的半导体装置具备：支撑基板，具有第1主面及第2主面；第1导电类型的第1GaN层，设置于支撑基板的第1主面侧；第1导电类型的第2GaN层，设置于第1GaN层上；AlxGa1‑xN(0x1)层，设置于第2GaN层上；第2导电类型的第3GaN层，设置于AlxGa1‑xN(0x1)层上；第1导电类型的第4GaN层，设置于第3GaN层上；绝缘膜，至少覆盖第4GaN层上；沟槽栅极，从第4GaN层的上表面到达第2GaN层内；栅极电极，隔着栅极绝缘膜设置于沟槽栅极内；第1主电极，与第3GaN层连接；以及第2主电极，与第1主电极成对，第3GaN层的施主浓度低于第4GaN层的施主浓度。

技术领域

本发明涉及半导体装置，特别涉及能够降低导通电阻且能够确保耐压的半导体装置。

背景技术

近年来，使用能够使确保耐压的漂移层的厚度变薄且能够低导通电压化的宽带隙半导体的宽带隙半导体装置的开发活跃，特别是与具有形成于GaN(氮化镓)基板上的沟槽栅极的纵型的MOS场效应晶体管(沟槽MOSFET)有关的提案增加。

一般而言，在纵型的沟槽MOSFET中，存在电场集中易于产生在沟槽栅极的底部这样的问题。为了提高绝缘破坏耐压，该部位的电场集中的缓和不可欠缺。作为缓和电场集中的构造的一个例子，考虑在沟槽栅极的附近配置p型杂质层的构造。由此，耗尽层从pn结界面扩大，能够缓和沟槽栅极端部的电场集中，能够将半导体装置设为高耐压。

另一方面，配置于沟槽栅极的附近的p型杂质层由于阻碍通过沟道区域后的电子流的扩散，所以成为使导通电阻上升的主要原因。该电阻分量还被称为JFET(JunctionField Effect Transistor，结型场效应晶体管)电阻，具有随着半导体装置微细化而在使导通电阻上升的主要原因中所占的比值增加这样的性质。因此，为了同时实现半导体装置的高耐压化和低导通电阻化，对该JFET电阻的对策变得不可欠缺。

例如，在专利文献1中，为了降低JFET电阻的影响，在p型体(body)区域的下部配置有n型的杂质层。配置于沟道区域的下部的高浓度的n型杂质层一般被称为电流扩散层(CSL：Current Spreading Layer)。在专利文献1中，通过利用电流扩散层的配置提高漂移层的上端的横向的传导性，减轻JFET电阻的影响。另外，在专利文献1中，作为针对pn结界面的电场强度的上升的对策，在电流扩散层和p型体区域的界面配置有低浓度的n型杂质层。由此，抑制pn结界面的电场强度上升。

另一方面，在专利文献2中，用AlGaN层和GaN层的2层构造(AlGaN/GaN构造)覆盖沟槽栅极的侧面以及底面。通过采用这样的构造，在AlGaN界面的GaN层产生二维电子气(2DEG：two dimensional electron gas)。由此，能够促进沟槽下部中的电子流的扩散。

另外，在功率MOSFET中，雪崩耐量的确保非常重要。为了防止雪崩破坏，需要以使p型体区域的电位不上升的方式经由包含比较多的p型杂质的p⁺杂质层从源极电极抽出空穴。

在专利文献3中，在沟槽栅极下部的n型漂移层内配置有p型的InGaN层。由此，在p型的InGaN层和n型的GaN层的下层界面，感应二维空穴气(2DHG：two dimensional holegas)，空穴的移动被促进。进而，通过针对感应2DHG的2DHG区域连接导通电极，能够抽出空穴，提高雪崩耐量。

现有技术文献

专利文献

专利文献1：日本特开2017-63174号公报

专利文献2：日本特开2004-260140号公报

专利文献3：日本特开2008-135575号公报

发明内容