[发明专利]三维集成电路

说明书

注入离子以在半导体装置中形成劈开层会损害诸如高K电介质的敏感材料。在形成劈开层并修复由离子注入引起的损害的过程中，经由基板的电路层注入离子以形成劈开平面。基板在第一温度下暴露于氢气混合物第一时间，以修复由注入的离子引起的损害。然后可以执行劈开工艺，并且可以将劈开的基板堆叠为3DIC结构。通过将裸片结合到第一基板来形成堆叠装置，其中裸片的宽度小于第一基板的宽度，在裸片上沉积平坦化材料，将该平坦化材料平坦化以形成平坦化上表面，并在平坦化上表面上堆叠第三基板。

相关申请的交叉引用

本申请要求于2018年8月7日提交的第16/057,747号美国申请的优先权，第16/057,747号美国申请是2018年2月20日提交的第15/899,622号美国申请的部分继续申请，第15/899,622号美国申请是2017年12月1日提交的第15/829,442号美国申请的部分继续申请，第15/829,442号美国申请现在是第10,049,915号美国专利。这些申请中的每一个都以其全部内容并入本文中。

背景技术

传统芯片叠层中的半导体基板通常使用机械背面研磨工艺来减薄。背面研磨会对装置施加很大程度的机械应力，并且可能导致很大的厚度变化。因此，期望获得用于分离基板的其他工艺。

在第6,316,333号美国专利(以下称为“Bruel(布鲁尔)”)中描述了一种使基板变薄的方法。Bruel描述了通过栅极结构注入离子以在基板中形成劈开平面并通过沿着劈开平面劈开来去除基板的一部分。Bruel确认了离子注入会对装置结构(例如，通道区域)造成损害，这种损害能够使装置无法工作。Bruel描述了将结构构建在基板的暴露表面上以选择性地阻挡离子注入，从而减少对直接设置在阻挡结构下方的结构的损害。

然而，Bruel的提议有一些局限。Bruel描述的结构相对较大，例如，栅极长度为0.5微米。当前装置使用较小的结构，例如，30纳米以下的栅极长度，这比Bruel描述的栅极长度小一个数量级以上。为了积累充足的氢离子以进行劈开操作，离子必须经由装置表面的很大一部分被注入。此外，现代装置变得越来越复杂，并且包括更大量的敏感结构。这些结构中的一些结构，例如垂直晶体管，其垂直分量比水平分量更长，这提供了由穿过该结构的垂直方向上的离子造成更大损害的可能性。

另外，较大的结构与较小的结构相比通常对于离子损害更稳固。较小的结构将具有较少的原子，并且对结构内的原子的破坏更敏感。例如，特征尺寸为10nm的势垒层可能具有数十个原子的厚度，因此单个原子的破坏可能会对势垒性能产生重大影响。

技术领域

本发明总体上涉及集成电路装置的制造。更具体地，本发明提供一种使用异质且不均匀的层(例如，完全地制造的集成电路)堆叠和互连三维装置的方法和所得装置。举例来说，集成电路可以尤其包括存储装置、处理器装置、数字信号处理装置、专用装置、控制器装置、通信装置等。

发明内容

本发明的实施例涉及包括离子劈开技术的半导体装置。可以采用实施例，通过经由电路层注入离子以形成劈开平面，修复由注入引起的损害并且堆叠半导体基板，来形成三维集成电路(3DIC)。基板可以以晶片级进行处理。

在实施例中，形成3DIC的工艺包括：为第一基板提供包括多个介电结构和导电结构的电路层；经由电路层注入离子并且将离子注入到第一基板中以形成劈开平面；以及在经由电路层注入离子之后，将半导体基板在第一温度下暴露于氢气混合物第一时间以修复由注入的离子引起的损害。通过在劈开平面处劈开，使其上设置有多个介电结构和导电结构的第一基板的第一部分与第一基板的第二部分分离，基板的第一部分被结合到第二基板。第一基板的导电结构的至少一部分可以随后被连接到第二基板的导电结构。第一温度可以为300℃至500℃，并且时间可以至少为半小时。导电结构和介电结构可以包括高K介电结构，所述高K介电结构包括具有10以上的K的至少一种材料。