[发明专利]薄层电容器及薄层电容器的制造方法

说明书

就半导体装置的MIM电容器或MIS电容器而言，在作为电容器的结构要素的上部电极(1)和下部电极(2)之间，作为总膜厚小于100nm的薄层而构成包含非晶质高介电常数绝缘膜(6、6a、6b)、多个SiO₂等的非晶质高耐压膜(3、3a、3c)、非晶质高介电常数缓冲膜(5、5a、5b)的电介质层，并且由于该薄层的高可靠化和半导体装置内的占有面积的缩小，因此使所述非晶质高介电常数绝缘膜(6、6a、6b)的特性为泄漏电流大且耐压低。

技术领域

本发明涉及能够实现半导体装置的构成元件即MIM电容器或MIS电容器的高可靠化和缩小在半导体装置内的占有面积的薄层电容器、及薄层电容器的制造方法。

背景技术

图10示出半导体装置、或作为其构成元件的MIM(Metal Insulator Metal)电容器的现有构造的一个例子的剖视图(例如参照专利文献1)。MIM电容器例如为MMIC(MicrowaveMonolithic IC)等半导体装置的构成元件，但通常其占有面积(与半导体基板相对的面的面积)大，占半导体装置整体的20～30％。因此，该MIM电容器的占有面积大成为缩小半导体装置整体的面积时的妨碍因素。即，缩小该MIM电容器的占有面积大幅地有利于削减制造成本，因此在半导体装置内有效地利用MIM电容器所使用的面积成为重要的课题。

专利文献1：日本特开平11-150246号公报

专利文献2：日本特开2007-287856号公报

专利文献3：日本特开2011-199062号公报

专利文献4：日本特开平6-77402号公报

发明内容

为了使MIM电容器的面积(与半导体基板表面相对的面)缩小，有效的方式是使电介质层薄层化，提高每单位面积的静电电容。例如，如果将电介质层的膜厚设为1/2则静电电容变为2倍，因此能够将MIM电容器的面积设为1/2。

通常，作为电介质，使用耐压高，容易制造出能够得到所需的可靠性的电容器的氮化硅(也称为硅氮化物。以下相同)、氧化硅(也称为硅氧化物。以下相同)。但是，如果将氮化硅、氧化硅的膜厚薄层化至小于100nm，则MIM电容器的可靠性(平均故障时间MTTF)急剧恶化，因此存在无法应用这样的问题。

就现有的薄层电容器而言，通过用于求出平均故障时间MTTF(以下简写为MTTF(Mean Time To Failure)的TDDB(Time Dependent Dielectric Breakdown；介质层时变击穿)试验中的长时间的电压施加，如图10中箭头所示(箭头的长度表示发展出的缺陷的大小)，从上部电极或下部电极任意一者侧，通常在各自的界面产生的缺陷容易贯穿电介质层30，因此在短时间内击穿而导致故障。

本发明的目的在于提供消除这些问题的薄层电容器、及薄层电容器的制造方法。

本发明涉及的薄层电容器为半导体装置中的薄层电容器，该薄层电容器在上部电极和下部电极之间配置有层叠了多个不同电气特性的电介质膜的电介质层，

所述电介质层具有：

中央部电介质层，其配置于中央部分，具有非晶质高介电常数绝缘膜和非晶质高耐压膜，该非晶质高介电常数绝缘膜为具有比氮化硅所具有的介电常数高的介电常数的电介质膜，该非晶质高耐压膜为夹着该非晶质高介电常数绝缘膜的电介质膜且具有大于或等于8MV/cm的耐压；以及

非晶质高介电常数缓冲膜，其配置于所述中央部电介质层的外侧，与所述上部电极及所述下部电极的任意1者或两者接触，为具有比氮化硅所具有的介电常数高的介电常数的电介质膜。

发明的效果