[发明专利]具有指针偏移的异步缓冲器

说明书

一种处理器(100)对用于先进先出缓冲器(FIFO)(110)的读指针和写指针(125、115)应用偏移值(155、150)以在时钟域(102、104)之间传送数据。所述指针偏移值是基于在所述时钟域之间的频率比，并且减少了延时，同时确保所述接收时钟域直到已将数据写入所述FIFO的条目之后才从所述条目读取数据，从而减少了数据传送错误。所述处理器响应于在所述时钟域中的一者或两者处的时钟频率变化而将指针偏移值复位，从而允许所述处理器响应于时钟频率变化而继续正确地传送数据。

背景技术

处理器通常采用一个或多个时钟信号来使处理器的模块处的逻辑操作同步，从而防止诸如设置错误、竞态条件等错误。典型的处理器针对处理器的不同部分采用不同的时钟信号，其中每个处理器部分被称为时钟域。用于不同时钟域的时钟信号彼此相对独立，从而允许不同时钟域的逻辑操作独立于其他时钟域同步。例如，处理器可以用不同频率的时钟信号使不同的时钟域同步，从而提高处理效率。此外，时钟信号的独立性支持在处理器处的简化的时钟管理和信号路由。然而，在许多情况下，必须在不同时钟域的模块之间传达数据，由此这种通信可以引起数据中的亚稳态错误。这些错误可以通过在时钟域之间包括亚稳态电路(这样的一组触发器，称为同步器)以实现数据传送而得到改善。然而，这样的亚稳态电路可能增加延时，并且因此负面地影响处理效率。所述错误还可以通过采用先进先出缓冲器(FIFO)跨时钟域传送数据来减少，但是异步FIFO会遭受低带宽和高延时。

附图说明

通过参考附图，可以更好地理解本公开，并且本公开的许多特征和优点对本领域技术人员来说可显而易见。在不同附图中使用相同的附图标记指示类似或相同的项。

图1是根据一些实施方案的对用于FIFO的读和写指针应用偏移值的处理器的框图，该FIFO支持时钟域之间的数据传送。

图2是根据一些实施方案的示出了对用于在FIFO处具有相等的时钟频率的时钟域之间的数据传送的写或读指针不应用偏移的图1的FIFO控制器的图示。

图3是根据一些实施方案的示出了为在FIFO处具有相等的时钟频率的时钟域之间的数据传送应用写偏移和读偏移的图1的FIFO控制器的图示。

图4是根据一些实施方案的示出了对用于在写时钟域和读时钟域之间的数据传送的写或读指针不应用偏移的图1的FIFO控制器的图示，其中在FIFO处写时钟的频率比读时钟的频率高50％。

图5是根据一些实施方案的示出了为在写时钟域和读时钟域之间的数据传送应用写偏移和读偏移的图1的FIFO控制器的图示，其中在FIFO处写时钟的频率比读时钟的频率高50％。

图6是根据一些实施方案的图1的处理器的FIFO控制器的框图。

图7是根据一些实施方案的响应于用于时钟域中的一者或两者的时钟信号的频率变化而设置写指针偏移和读指针偏移以在FIFO处在时钟域之间传送数据的方法的流程图。

具体实施方式

图1至图7示出了用于基于在时钟域之间的频率比为用于FIFO的读和写指针应用偏移值以在处理器的时钟域之间传送数据的技术，与通过与读和写指针相关联的亚稳态电路进行管理相比，允许以更快的速率将数据写入FIFO或从FIFO读取数据。处理器采用一个或多个控制器，所述一个或多个控制器在时钟域中的每一者中设置和应用指针偏移以减少延时，同时确保接收时钟域不从FIFO的条目读取数据直到数据被写入所述条目之后为止，从而减少数据传送错误。此外，控制器响应于在时钟域中的一者或两者处的时钟频率变化而将指针偏移值复位。通过采用一个或多个控制器来设置和应用指针偏移值，处理器响应于时钟频率变化而继续正确地传送数据，同时减少延时并使带宽最大化。处理器提高处理效率，同时支持时钟域之间的正确数据传送。