[发明专利]半导体电路和半导体电路系统

说明书

该半导体电路设有：第一电路，能够将第一节点上的电压的反相电压施加到第二节点；第二电路，能够将第二节点上的电压的反相电压施加到第一节点；第一晶体管，能够将第一节点连接到与第一存储器元件连接的第三节点；第二晶体管，具有连接到第三节点的漏极和连接到第一预定节点的栅极；第三晶体管，包括连接到第三节点的漏极和连接到第二预定节点的栅极；第四晶体管，能够将第二节点连接到与第二存储器元件连接的第四节点；第五晶体管，包括连接到第四节点的漏极和连接到第二预定节点的栅极；以及第六晶体管，包括连接到第四节点的漏极和连接到第一预定节点的栅极。

技术领域

本公开涉及半导体电路和半导体电路系统。

背景技术

从生态学的角度来看，期望电子设备具有低功耗。例如，对于半导体电路，常常使用所谓的功率门控技术，其中通过有选择地停止向电路的一部分供电来降低功耗。期望以这种方式停止了供电的电路在电源重启之后立即返回到尚未停止供电的操作状态。实现这种短时返回操作的一种方法是在电路中结合非易失性存储器元件。例如，专利文献1公开了一种电路，其中组合了作为易失性存储器的SRAM(静态随机存取存储器)和自旋转移扭矩型存储器元件。

引文列表

专利文献

专利文献1：国际公开No.WO 2009/028298

发明内容

附带地，期望包括这样的存储器元件的电路不太可能具有干扰，并且期望进一步的改善。

期望提供一种能够抑制干扰的半导体电路和半导体电路系统。

根据本公开的实施例的半导体电路包括第一电路、第二电路、第一晶体管、第一存储器元件、第二晶体管、第三晶体管、第四晶体管、第二存储器元件、第五晶体管、第六晶体管和驱动器。第一电路被配置为能够生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点。第二电路被配置为能够生成第二节点处的电压的反相电压，并将该反相电压施加到第一节点。第一晶体管被配置为能够通过被接通而将第一节点耦接到第三节点。第一存储器元件具有耦接到第三节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态。第二晶体管具有要被施加第一电压的源极、耦接到第三节点的漏极和耦接到第一预定节点的栅极，该第一预定节点是第一节点和第二节点中的一个。第三晶体管具有要被施加第二电压的源极、耦接到第三节点的漏极和耦接到第二预定节点的栅极，该第二预定节点是第一节点和第二节点中的另一个。第四晶体管被配置为能够通过被接通而将第二节点耦接到第四节点。第二存储器元件具有耦接到第四节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态。第五晶体管具有要被施加第一电压的源极、耦接到第四节点的漏极和耦接到第二预定节点的栅极。第六晶体管具有要被施加第二电压的源极、耦接到第四节点的漏极和耦接到第一预定节点的栅极。驱动器被配置为能够控制第一晶体管和第四晶体管的操作并设置控制电压。

根据本公开的实施例的半导体电路系统包括存储器部和控制向该存储器部的电源供应的控制器。存储器部包括上述半导体电路。

在根据本公开的实施例的半导体电路和半导体电路系统中，通过第一电路和第二电路，相互反相的电压出现在第一节点和第二节点处。通过接通第一晶体管将第一节点耦接到第三节点。第三节点耦接到第一存储器元件的一端。通过接通第四晶体管将第二节点耦接到第四节点。第四节点耦接到第二存储器元件的一端。将控制电压施加到第一存储器元件的另一端和第二存储器元件的另一端。第三节点耦接到第二晶体管的漏极和第三晶体管的漏极。将第一电压施加到第二晶体管的源极，并且将第二晶体管的栅极耦接到作为第一节点和第二节点中的一个的第一预定节点。将第二电压施加到第三晶体管的源极，并且将第三晶体管的栅极耦接到第二预定节点，该第二预定节点是第一节点和第二节点中的另一个。第四节点耦接到第五晶体管的漏极和第六晶体管的漏极。将第一电压施加到第五晶体管的源极，并且将第五晶体管的栅极耦接到第二预定节点。将第二电压施加到第六晶体管的源极，并且将第六晶体管的栅极耦接到第一预定节点。