[发明专利]输入缓冲电路

说明书

本文公开一种设备，所述设备包含：第一和第二电压端子；第一、第二和第三电路节点，所述第一电路节点的电位基于输入信号而改变；触发器电路，其包括彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在所述第一电压端子和所述第二电路节点之间；第一晶体管，其耦合在所述第二和第三电路节点之间，所述第一晶体管具有耦合到所述第一电路节点的控制电极；以及第一电流控制电路，其耦合在所述第三电路节点和所述第二电压端子之间，流过所述第一电流控制电路的电流量基于第一代码信号来控制。

背景技术

高数据可靠性、高速存储器存取和减小的芯片尺寸是半导体存储器所需的特征。

近年来，一直致力于在减小半导体装置的功率消耗的同时提高存取速度。作为提高存取速度的努力的一部分，可能需要在输入缓冲器中包含具有较快操作的输入接收器电路，用于接收地址信号、命令信号和时钟信号。同时，可能需要在输入接收器电路处适应多种多样的输入信号以满足最新的半导体装置(例如，低功率双数据速率同步DRAM)。举例来说，低功率双数据速率4(LPDDR4)规范(JESD209-4)指定，数据输入参考电压(VREF)操作点从用于数据输入的电源电压(VDD)的10％到42％变动。遵循这些准则，已经开发包含差分放大器的输入接收器电路。举例来说，已经使用数据锁存器型输入缓冲器作为用于存储器装置(例如，LPDDR4)的输入缓冲器。存储器装置中的数据锁存器型输入(DQ)缓冲器通过在时钟信号CLK处于逻辑高电平时放大数据输入信号和VREF之间的电压差来放大数据信号并锁存数据信号，且通过在时钟信号CLK处于逻辑低电平时对每一节点预充电来初始化DQ缓冲器中的每一节点。DQ输入缓冲器在每一时钟循环期间响应于信号输入执行放大和锁存操作的序列，且继而执行预充电操作。输入晶体管的源节点可接收电源电压VDD，且耦合到输入节点(IN+节点和IN-节点)的输入晶体管的栅极节点可在执行放大和锁存操作的序列的同时分别接收数据输入信号DQ和参考电压VREF。然而，如果数据输入信号DQ的电压和参考电压VREF变得较高(例如，VREF＝42％*VDD)，则输入晶体管可能归因于输入晶体管M1和M2的较小VGS而不能足够快地被驱动。

图1是常规数据输入缓冲电路的电路图。常规数据输入缓冲电路包含第一放大器，其包含晶体管M1、M2、M3、M4、M5和M6。晶体管M0是第一放大器的开关。数据输入信号DQ提供到耦合到晶体管M1的栅极的IN+节点。参考电压VREF提供到耦合到晶体管M2的栅极的IN-节点。当反转时钟信号CLKB处于逻辑低电平时执行放大和锁存操作的序列，这激活晶体管M0且解除激活晶体管M7-M10。电源电压VDD经由晶体管M1和M2提供到节点(节点1和节点2)，且节点(节点1和节点2)的电压响应于反转时钟信号CLKB处于逻辑低电平而从预充电电平VSS增加，这取决于数据输入信号DQ。因此，可基于输入数据输入信号DQ的电压和参考电压VREF之间的差而引起节点(节点1和节点2)之间的电压差Vdiff。因为电源电压VDD提供到节点(节点1和节点2)，所以当电压差Vdiff超出晶体管M3的阈值电压VTh或晶体管M4的阈值电压VTh时，OUT-节点和OUT+节点处的电压可分别经由晶体管M3和M4从预充电电平VSS增加。归因于增加直至接近电源电压VDD的节点1和节点2的电压，第一放大器锁存第一放大器的OUT-节点和OUT+节点之间的电压差，且将逻辑高电平信号(VDD)提供到OUT-节点和OUT+节点中的一个，且将逻辑低电平信号(VSS)提供到OUT-节点和OUT+节点中的另一个。在预充电操作中，当反转时钟信号CLKB处于逻辑高电平时，节点节点1、节点2OUT-和OUT+由预充电晶体管M7、M8、M9和M10预充电到逻辑低电平信号(VSS)。节点1的电压增加到晶体管M3的阈值VTh以上驱动与晶体管M1相关的电容器(未图示)和耦合到OUT-节点的电容器，(例如，晶体管M4和M6的栅极处的电容器、晶体管M3的沟道电容器和晶体管M5的漏极电容器)，且这些电容器的总电容非常大。类似地，与晶体管M2相关的电容器的总电容较大。相应地，当数据输入信号DQ和参考电压VREF较高时，将节点(节点1和节点2)的电压增加到大约电源电压VDD以及完成放大和锁存操作的序列以增加OUT-节点和OUT+节点处的电压的时间较长，且放大和锁存操作的序列不能通过数据输入缓冲电路中的预充电操作完成。