[发明专利]一种用于存储设备的存储器控制电路

说明书

一种存储器控制电路(400)，涉及数字电路领域，用于读写非易失性存储器(160)中的数据，包括同或电路(420)和读写控制电路(440)。同或电路(420)用于对多个数据块做按位同或运算并产生冗余数据块，读写控制电路(440)用于将多个数据块和冗余数据块写入非易失性存储器(160)，以及从非易失性存储器(160)中读取多个数据块，其中多个数据块和冗余数据块存储于一个存储单元中。其中，非易失性存储器(160)包括多个存储单元，每个存储单元的容量为n比特且具有2ⁿ个存储状态，多个数据块的个数为n‑1个，n为大于等于2的整数。由于每个存储单元中只有2^n‑1个存储状态用于保存数据，因此存储状态对应的阈值电压的差值变为原来的两倍左右，使得存储状态的重叠程度下降，减小存储器控制电路(400)读出错误数据的几率。

技术领域

本发明涉及数字电路领域，尤其涉及存储器的读写控制。

背景技术

非易失性存储设备主要包括非易失性存储器和控制电路。非易失性存储器包括多个存储单元，每个存储单元可以存储n比特数据，即对应了2ⁿ个存储状态，且每个存储状态对应一个阈值电压。通过将读电压与阈值电压相比较，控制电路从非易失性存储器的存储单元中读取所需要的数据。存储单元中的存储介质的可靠性受到擦写次数(PE，Programand Erase count)和数据保持时间的影响。其中，当擦写次数增大时各存储状态的阈值电压增大，当数据保持时间增大时各存储状态的阈值电压减小，上述变化均会导致各存储状态发生重叠，从而使得各存储状态的读电压裕量减少，最终导致存储器控制电路读出错误数据的概率增加。

发明内容

本发明的实施例提供了一种存储器控制电路，可以用于解决当擦写次数增大或数据保持时间增大时，存储器控制电路从非易失性存储器中读取错误数据的概率增加的问题。

第一方面，在本发明的实施例中提供一种存储器控制电路，用于向非易失性存储器中写入数据，并从非易失性存储器中读取数据。存储器控制电路包括同或电路和读写控制电路，其中，同或电路用于接收多个数据块并对其做按位同或运算，产生冗余数据块，并将多个数据块和得到的冗余数据块输出至读写控制电路；读写控制电路用于将多个数据块和冗余数据块写入非易失性存储器，或从非易失性存储器中读取并输出多个数据块，上述非易失性存储器包括多个存储单元，其中多个数据块和冗余数据块中用于进行同一位按位同或运算的数据存储于一个存储单元中，上述多个存储单元中的每个存储单元的容量为n比特且具有2ⁿ个存储状态，其中多个数据块的个数为n-1个，n为大于等于2的整数。

由于同或电路对多个数据块做按位同或算并得到冗余数据块，非易失性存储器中的存储单元中只有一半的存储状态用于保存多个数据块和冗余数据块，因此每个存储状态对应的阈值电压的差值变为原来的两倍左右，使得用于保存多个数据块和冗余数据块的存储状态的重叠程度下降，减小了存储器控制电路读出错误数据的几率。在恢复错误数据块时，冗余数据块还用于根据关联数据块产生错误数据块，避免错误数据块无法读出。

在一种实施方式中，存储器控制电路还包括纠错编码电路，其中，纠错编码电路用于接收多个原始数据块，根据所述多个原始数据块产生校验数据，并将多个数据块输出至同或电路，其中多个数据块包括多个原始数据块和校验数据。纠错编码电路产生的校验信息用于检验从非易失性存储器中读取数据时数据是否有误，提高了读取数据的准确率。

在一种实施方式中，存储器控制电路还包括纠错译码电路，其中，纠错译码电路用于接收读写控制电路输出的多个数据块，对多个数据块进行译码和纠错，并输出经过译码和纠错的多个数据块。在纠错能力范围内，纠错译码电路通过对数据块进行纠错，减少数据块发生错误的几率。

在一种实施方式中，读写控制电路还用于从非易失性存储器中读取并输出关联数据块，其中关联数据块包括冗余数据块，以及不含错误数据块的多个数据块，所述错误数据块为多个数据块中错误数据量超过纠错译码电路的纠错能力的数据块。