[发明专利]存储器决策反馈均衡器偏压电平生成

说明书

本发明涉及一种装置(10)，其包含选择电路(200)，所述选择电路(200)经配置以生成偏压电平(202)。所述装置(10)还包含组合电路(80)，其耦合到所述选择电路。所述组合电路(80)经配置以生成失真校正因子，其用于基于所述偏压电平(202)抵消来自失真位上的数据流的符号间干扰以生成校正信号。所述装置(10)另外包含锁存元件(94)，其耦合到所述组合电路(80)且经配置以接收所述第一校正信号。

技术领域

本发明的实施例大体上涉及半导体存储器装置领域。更明确来说，本发明的实施例涉及生成半导体存储器装置的决策反馈均衡器(DFE)电路的偏压电平来校正所传输信号的失真。

背景技术

随着时间推移，存储器装置的操作速率(包含存储器装置的数据速率)在不断提高。作为存储器装置速度提高的副作用，由于失真的数据错误可能增加。举例来说，可能发生所传输数据之间的符号间干扰，其中先前接收到的数据影响当前接收到的数据(例如，先前接收到的数据影响并干扰随后接收到的数据)。校正此干扰的一种方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以抵消(即，消除、减轻或抵消)通道对所传输数据的影响。

另外，校正所传输信号的失真一直都很重要。然而，常规失真校正技术可能无法完全校正信号的失真。DFE电路可能需要生成某些输入偏压电平，但这些偏压电平的常规生成会受到过程、电压及温度(PVT)之间的变化影响且无法在各种PVT条件下高度精确地生成输入偏压电平。由在无法耐受PVT条件的情况下生成的偏压电平引起的错误可能导致最终数据的额外失真，从而降低存储器装置内所传输的数据的可靠性。

附图说明

可在阅读以下详细描述后且在参考图式后较佳地理解本发明的各个方面，其中：

图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；

图2说明说明根据本发明的实施例的图1的I/O接口的数据收发器的框图；

图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；

图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

图5说明根据本发明的实施例的失真校正电路的框图；

图6说明根据本发明的实施例的图5的决策反馈均衡器(DFE)的部分的电路图；

图7说明根据本发明的实施例的失真校正电路的第二实施例；

图8说明根据本发明的实施例的图7的DFE的部分的电路图；

图9说明根据本发明的实施例的偏压发生器的实施例的框图；

图10说明根据本发明的实施例的图9的偏压发生器的接收器的实施例；

图11说明根据本发明的实施例的图9的偏压发生器生成偏压电平的方法的实施例的流程图；

图12说明根据本发明的实施例的图7的DFE的部分的第二电路图；

图13说明根据本发明的实施例的偏压发生器的实施例的第二实施例；

图14说明根据本发明的实施例的图13的偏压发生器的接收器的实施例；及

图15说明根据本发明的实施例的失真校正电路的第三实施例。

具体实施方式