[发明专利]用于存储融合的系统和方法

说明书

本文描述了用于存储融合的系统和方法，所述用于存储融合的系统和方法将小的存储操作融合成更少、更大的存储操作。所述系统检测到一对相邻的操作是连续存储操作，其中所述相邻的微操作是指流过相邻分派时隙的微操作，并且所述连续存储微操作是指所述相邻的微操作两者都是存储微操作。然后检查所述连续存储操作，以确定数据大小是否相同，以及所述存储操作地址是否连续。然后将所述两个存储操作融合在一起，以形成一个具有两倍所述数据大小的存储操作和一个存储数据HI操作。

相关申请的交叉引用

本申请要求2017年11月27日提交的美国非临时申请No.15/822,515的权益，其内容通过引用并入本文，就像在本文中完全阐述一样。

背景技术

处理器通常具有与其相关联的指令流水线，所述指令流水线包括提取、解码(或分派)和执行阶段。解码阶段从提取队列检索指令。如果提取的指令是存储操作，则在算术逻辑单元(ALU)调度器队列(ALSQ)、地址生成调度器队列(AGSQ)和存储队列(STQ)中分配队列条目。常规处理器每周期执行一次存储操作。为了增加每个周期的指令(IPC)，一些处理器使用两存储提交架构。这是以牺牲管芯面积上的另外的控制逻辑和增加功率使用为代价而实现的。

附图说明

从通过结合附图的示例的方式给出的下面的描述中可以获得更详细的理解，在附图中：

图1是根据某些实现方式的处理器的核心处理单元的高级框图和流程图；

图2是根据某些实现方式的整数调度器和/或执行单元的高级框图和流程图；

图3是根据某些实现方式的加载-存储/数据高速缓存(LSDC)单元的高级框图和流程图；

图4是根据某些实现方式的用于存储融合的方法的流程图；以及

图5是其中可以实现一个或多个所公开的实现方式的示例装置的框图。

具体实施方式

处理器通常按照指令流水线操作，所述指令流水线包括提取、解码(或分派)和执行阶段。解码或分派阶段从提取队列检索指令。如果提取的指令是存储微操作，则在算术逻辑单元(ALU)调度器队列(ALSQ)、地址生成调度器队列(AGSQ)和存储队列(STQ)中分配队列条目。每个存储微操作是独立执行的，并且常规处理器每个周期执行一个存储微操作。

本文描述了用于存储融合的系统和方法，所述用于存储融合的系统和方法将小的存储微操作融合成更少、更大的存储微操作。特别地，系统检测到相邻的微操作是连续存储微操作。然后检查连续存储微操作，以确定数据大小是否相同，以及存储微操作地址是否连续。如果满足以上条件，则连续存储微操作被融合在一起以形成具有两倍所述数据大小的一个存储微操作和两个存储数据微操作，一个用于两个存储中的每一个。例如，这通过节省STQ和AGSQ队列条目来提高性能，并且通过减少地址生成、存储管线流和写入到高速缓存的存储提交的数量来节省功耗。存储融合的系统和方法有效地实现了两存储/周期架构的大部分IPC增益，而没有两存储提交的缺点，所述两存储提交的缺点包括例如增加的复杂性、增加的功率要求以及实现更高频率操作的增加的难度。

图1是根据某些实现方式的处理器100的核心处理单元105的高级框图和流程图。核心处理单元105包括解码器单元110，解码器单元110向调度器和执行单元(SCEX)115提供微操作(在图1中示出为微操作)。解码器单元110包括分支预测器120，分支预测器120连接到高速缓存122和微op高速缓存124。高速缓存122还连接到解码器126。解码器126和微op高速缓存124连接到微op队列128，微操作队列经由分派逻辑129分派操作。存储融合检测逻辑(SFDL)128连接到分派逻辑129。