[发明专利]用于减少共端子晶体管中的串扰的布局

说明书

微电子器件(100)具有公共端子晶体管(104)，所述公共端子晶体管具有两个或更多个沟道(112，114)和在沟道(112，114)的相应区域中的感测晶体管(124，130)。沟道(112，114)和感测晶体管(124，130)共享半导体衬底(102)中的公共节点(106)。感测晶体管(124，130)被配置成用于提供表示通过对应沟道(112，114)的电流的感测电流。感测晶体管(124，130)被定位成使得沟道电流与对应的感测电流的比率具有小于目标值的串扰。形成微电子器件(100)的方法包括估计含公共端子晶体管(104)的公共节点(106)的半导体衬底(102)中的电位分布，和基于所估计的电位分布为感测晶体管(124，130)选择位置。

技术领域

本发明总体上涉及微电子器件，并且更具体地涉及微电子器件中的共端子晶体管。

背景技术

广泛使用的共端子晶体管是n沟道金属氧化物半导体(NMOS)晶体管，其具有在n型半导体区域中的共漏极，和由单独栅极控制的具有共端子晶体管的源极的两个或更多个沟道。共端子NMOS晶体管可用于提供通过串联连接到沟道的单独负载的电流。共端子晶体管具有用于每个沟道的感测NMOS晶体管，以监测通过相应沟道的电流。期望使通过每个感测晶体管的电流代表通过相应沟道的电流并且独立于通过其他沟道的电流，即，具有低串扰。这通常通过具有补偿电路来实现，所述补偿电路提供用于调节通过感测晶体管的电流的补偿信号以减少串扰。所述补偿电路增加了含共端子晶体管的微电子器件的面积，从而造成了不期望的制造成本增加。

发明内容

微电子器件具有共端子晶体管，所述共端子晶体管具有两个或更多个沟道和在沟道的相应区域中的感测晶体管。沟道和感测晶体管共享半导体区域中的共节点。所述感测晶体管被配置成在操作电流范围因数内提供表示通过对应沟道的电流的感测电流。所述感测晶体管被定位成使得沟道电流与对应感测电流的比率对通过其他沟道的电流的依赖性小于目标水平。可以在没有提供用于调节一或多个感测电流以减少串扰的补偿信号的补偿电路的情况下实施微电子器件。形成微电子器件的方法包括估计含共端子晶体管的共节点的半导体区域中的电位分布，和基于所估计的电位分布为感测晶体管选择位置。

附图说明

图1是具有共端子晶体管的示例性微电子器件的截面图。

图2是含共端子晶体管的示例性微电子器件的电路图。

图3是含共端子晶体管的示例性微电子器件的顶视图。

图4是示出共端子晶体管中的感测晶体管的串扰的图表。

图5是具有共端子晶体管的另一示例性微电子器件的截面图。

图6是形成含共端子晶体管的微电子器件的示例性方法的流程图。

图7是具有共端子晶体管的示例性微电子器件的视图，描绘了流入和流出微电子器件的电流。

图8是确定含共端子晶体管的微电子器件的第一感测位置和第二感测位置的示例性方法的流程图。

具体实施方式

附图未按比例绘制。示例性实施例不限于所示出的动作或事件的顺序，因为一些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，一些示出的动作或事件对于实施根据示例性实施例的方法是任选的。