[发明专利]用于发射器的正交时钟校正电路

说明书

一种正交时钟校正(QCC)电路，包括：第一对时钟校正电路(304i，3042)，其分别输出四相时钟信号(122)的同相时钟信号和反相时钟信号(cki，cki_b)；第二对时钟校正电路(3043，3044)其分别输出四相时钟信号(122)的正交相时钟信号和反正交相时钟信号(ckq、ckq_b)；检测电路(308)，被配置为检测在四相时钟信号(122)中的占空比误差和同相/正交相(IQ)相失配；以及校准电路(310)，其被配置为将第一对控制信号(312h、312b)提供给第一对时钟校正电路(304i、3042)的每个时钟校正电路，并将第二对控制信号(312Qi、312Q2)提供给第二对时钟校正电路(3043、3044)的每个时钟校正电路，以基于检测器电路(308)的输出校正占空比误差和IQ相失配。

技术领域

本公开的示例总体上涉及电子电路，并且尤其是涉及用于发射器的正交时钟校正电路。

背景技术

在发射器中使用正交时钟校正电路以补偿输入时钟信号的占空比误差和相失配。为了克服工艺、电压和温度(PVT)的变化，通过正交时钟校正电路实现的校正方案可以是前景校正或背景校正。前景校正在被开启后提供一轮校正，而背景校正则保持跟踪温度和电源变化。在不具有正交时钟校正电路的情况下，在同相时钟和正交相时钟之间的任何定时误差将导致在发射器的后续阶段中大得多的抖动。

一种正交时钟校正电路将校正过程分为两个独立的阶段。一个阶段最小化同相/正交相(IQ)失配。另一阶段校正IQ相校正时钟的占空比。两阶段结构导致更大的功耗。IQ相校正阶段通常在输出处采用可变电容器以调整时间延迟。占空比校正阶段通常采用电阻器阵列以调整输出上升时间和下降时间以便校正占空比误差。作为结果，由于这些技术的内部载荷，导致功耗增加。

期望提供最小化功耗的正交时钟校正电路。

发明内容

描述了在发射器中用于正交时钟校正的技术。在一个示例中，发射器包括：多路复用电路，其被配置为基于四相时钟信号将输入信号串行化以生成输出信号；第一对时钟校正电路，其分别输出四相时钟信号的同相时钟信号和反相时钟信号；第二对时钟校正电路，其分别输出四相时钟信号的正交相和反正交相时钟信号；检测器电路，其被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；以及校准电路，其被配置为将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，并将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路的输出校正占空比误差和IQ相失配两者。

在另一示例中，在发射器中的时钟校正的方法包括：从第一对时钟校正电路分别输出四相时钟信号的同相时钟信号和反相时钟信号；从第二对时钟校正电路分别输出四相时钟信号的正交相和反正交相时钟信号；检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路输出校正占空比误差和IQ相失配两者。

在另一示例中，正交时钟校正(QCC)电路包括：第一对时钟校正电路，其分别输出四相时钟信号的同相时钟信号和反相时钟信号；第二对时钟校正电路，其分别输出四相时钟信号的正交相时钟信号和反正交相时钟信号；检测器电路，其被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；以及校准电路，其被配置为将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，以及将第二对控制信号提供给到第二对时钟校正电路的每个时钟校正电路，以基于检测器电路的输出校正占空比误差和IQ相失配。

这些和其他方面可以参照以下具体描述来被理解。

附图说明

因此，可以通过参考示例实现方式(其中一些在附图中图示)来详细理解上文所述的特征的方式，获得上文简要概述的更具体的描述。然而，要注意的是，附图仅示出通常的示例实现方式，因此不应被视为限制实现方式的范围。

图1是描绘串行通信系统的示例的框图。