[发明专利]包含用于半导体存储器的存储器命令的设备及方法

权利要求书

1.一种设备，其包含：

数据时钟路径，其包括输入缓冲器，所述输入缓冲器经配置以在被启用时接收数据时钟信号，且所述数据时钟路径经配置以基于所述数据时钟信号来提供内部时钟信号；

输入/输出电路，其经配置以从所述数据时钟路径接收内部时钟信号，且基于所述内部时钟信号来提供存取数据时钟信号；

命令输入电路，其经配置以接收存取命令及与所述存取命令相关联的时序命令，且经进一步配置以响应于接收所述存取命令而提供内部存取命令、响应于接收所述时序命令的第一时序命令而提供第一内部时序命令，及响应于接收所述时序命令的第二时序命令而提供第二内部时序命令；

命令解码器，其耦合到所述命令输入电路，且经配置以解码所述内部存取命令及提供内部存取控制命令来执行对应存取操作，且经进一步配置以解码所述第一内部时序命令及所述第二内部时序命令，及提供内部时序控制信号以启用所述数据时钟路径的所述输入缓冲器，且控制所述输入/输出电路以提供所述存取数据时钟信号。

2.根据权利要求1所述的设备，其中每一时序命令与相应存取命令相关联。

3.根据权利要求1所述的设备，其中所述第一时序命令及所述第二时序命令各自包括操作码。

4.根据权利要求3所述的设备，其中所述操作码包括用于时钟同步模式的第一操作码，且包括用于存取数据时钟模式的第二操作码。

5.根据权利要求1所述的设备，其中所述存取命令包含读取命令。

6.根据权利要求1所述的设备，其中所述第二时序命令受限于紧接在所述相关联存取命令之前。

7.根据权利要求1所述的设备，其中所述第一命令解码器经配置以提供内部时序控制信号，以响应于所述相关联存取命令之后的所述第一时序命令而启用所述数据时钟路径的所述输入缓冲器。

8.根据权利要求1所述的设备，其中所述数据时钟路径包含经配置以基于所述数据时钟信号来提供多相时钟信号的时钟分频器电路。

9.根据权利要求8所述的设备，其中所述输入/输出电路包含经配置以基于所述多相时钟信号来提供内部存取数据时钟信号的时钟电路。

10.根据权利要求1所述的设备，其进一步包含经配置以接收系统时钟信号且提供内部系统时钟信号的时钟路径。

11.一种设备，其包含：

命令总线；

地址总线；

数据总线；

时钟总线；

控制器，其经配置以将存取命令及时序命令提供到所述命令总线、将地址提供到所述地址总线，及将数据时钟信号提供到所述时钟总线；

存储器系统，其是通过所述命令总线、所述地址总线、所述数据总线及所述时钟总线而耦合到所述控制器，且所述存储器系统经配置以基于对应存取命令的时序来将具有时序的数据提供到所述数据总线，且经进一步配置以基于所述时序命令的时序来提供具有时序的存取数据时钟信号，其中与相应存取命令相关联的时序命令在时间上与所述相应存取命令间隔系统时钟信号的至少一个时钟周期。

12.根据权利要求11所述的设备，其中所述存储器系统包含多个存储器，所述多个存储器的每一存储器耦合到所述命令总线、所述地址总线、所述数据总线，及所述时钟总线。

13.根据权利要求12所述的设备，其中将所述存储器系统的所述多个存储器组织为存储器阶层。

14.根据权利要求11所述的设备，其进一步包含多个选择信号线，其中所述多个选择信号线中的每一选择信号线耦合到所述存储器系统的所述多个存储器中的相应一者。