[发明专利]可配置的硬件的运行时间优化

说明书

本发明公开一种用于一可配置的处理架构的运行时间优化的方法。所述方法包含：接收用于运行至少一函数的多个调用；辨识在所述多个接收到的调用之间的至少一模式；及基于所述至少一模式，操作所述可配置的处理架构的至少一部分来计算所述至少一函数。

相关申请的交叉引用

本申请主张2017年8月3号提交的美国临时申请第62/540,849号及2017年9月13号提交的美国临时申请第62/558,090号的权益，其内容通过引用并入本文中。

技术领域

本公开通常有关于硬件的运行时间优化，更具体地，是有关用于可配置的硬件的运行时间优化的多个技术。

背景技术

随着科技的进步，对具有较高的处理功率的更强大的处理系统的需求迅速地增加。如今，多个处理器被期望用以传送高计算通量，并且具有高功率效率。然而，现存的多个处理系统执行多个连续的指令流，所述多个连续的指令流通过外显存储进行通信，而因此受到模型功率无效率的困扰。

在多个现代的处理架构中，每个动态指令必须被提取及解码，即便多个程序大部分在所述代码的多个较小的静态部分上进行迭代。再者，由于外显状态的存储器为用于在多个指令之间传递数据的唯一通道，因此多个中间结果在多个功能单元与多个寄存器文件之间被重复地传输。多个现代的计算架构的多个限制包括高功率消耗、散热、网络及多个I/O瓶颈，以及存储器分区。

例如，一现场可编程门阵列(FPGA)在配置有软件的硬件电路上运作。所述FPGA允许具有低延迟时间的很高的通量率。所述FPGA的可配置性可被使用作为在多核心架构中的协同处理器，或者可被放置于多个关键数据路径中，以卸载对于一系统的CPU所进行的处理。FPGA的多个主要的缺点的其中一个为缺乏灵活的可编程性。进一步地，一FPGA的所述计算功率相对地低。

一可编程的处理架构的一示例为一多核心处理器。一多核心处理器的架构包括一单一的计算组件，所述单一的计算组件具有两个或多个独立且实际的处理单元(“多个核心”)，其为读取及执行多个程序指令的多个单元。所述多个指令为多个普遍的CPU指令(例如，增加、移动数据及分支)。在此架构中，一单一的处理器可在个别的核心上并行地运行多个指令。多核心处理器的多个主要的缺点为高功率消耗及低通量。

一处理架构的另一示例为一图形处理单元(GPU)。一GPU是基于一并行的架构，所述并行的架构是由设计用于同时处理多个任务的数千个较小且更有效率的核心所组成。多个GPU可被利用以加速深度学习、图形绘制及机器学习应用的多个计算任务。GPU的多个主要的缺点为高功率消耗及延迟时间。再者，GPU不具有存储器一致性，因此，共享的存储器包含一挑战。

因此，提供一种克服上述的多个缺陷的处理架构将是有利的。

发明内容

以下为本公开的多个示例实施例的一概述。提供此概述是为了方便读者提供对这样的实施例的一基本理解，并且不完全限定本公开的广度。此概述并非所有预期的实施例的一详尽的概述，并且既不旨在辨识所有实施例的关键或重要的元件，也不旨在描绘任何或所有方面的范围。其唯一的目的在于以简化的形式呈现出一个或多个实施例的一些概念，以作为之后呈现出的更详细的描述的一序言。为了方便起见，术语“一些实施例”在本文中可用来指本公开的一单一的实施例或多个实施例。

所述多个公开的实施例的各种方面包括一种用于一可配置的处理架构的运行时间优化的方法。所述方法包含：接收用于运行至少一函数的多个调用；辨识在所述多个接收到的调用之间的至少一模式；及基于所述至少一模式，操作所述可配置的处理架构的至少一部分来计算所述至少一函数。