[发明专利]受管理的NVM自适应高速缓冲存储器管理在审

专利信息
申请号: 201880062659.6 申请日: 2018-08-21
公开(公告)号: CN111164565A 公开(公告)日: 2020-05-15
发明(设计)人: C·L·克里斯滕森;J·黄;S·A·琼;K·坦派罗 申请(专利权)人: 美光科技公司
主分类号: G06F3/06 分类号: G06F3/06
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 王龙
地址: 美国爱*** 国省代码: 暂无信息
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摘要:
搜索关键词: 管理 nvm 自适应 高速 缓冲存储器
【说明书】:

在一些实例中公开提供可定制的单层级单元SLC和多层级单元MLC配置的存储器装置。SLC高速缓冲存储器的配置(例如,大小和位置)可影响所述存储器装置的电力消耗、速度和其它性能。所述存储器装置安装到的电子装置的操作系统可希望基于所述操作系统可检测到的某些条件达成装置的不同性能。以此方式,操作系统可通过调整所述SLC高速缓冲存储器的性能特性来定制所述存储器装置的性能。

优先权申请

本申请案主张2017年8月30日申请的美国申请案序列号15/691,147的优先权益,所述美国申请案以全文引用的方式并入本文中。

背景技术

通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器,包含易失性和非易失性存储器。

易失性存储器需要电力来维持其数据,且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。

非易失性存储器可在不被供电时保存所存储的数据,且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器,例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPointTM存储器等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低电力消耗的单晶体管浮动栅极或电荷捕集存储器单元的一或多个群组。

两种常见类型的快闪存储器阵列架构包含NAND和NOR架构,所述架构以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中,阵列的一行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如,字线)。在NOR架构中,阵列的一列中的每一存储单元的漏极耦合到数据线(例如,位线)。在NAND架构中,阵列的一串中的每个存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。

NOR和NAND架构半导体存储器阵列均通过解码器来存取,所述解码器通过选择耦合到具体存储器单元的栅极的字线来激活所述具体存储器单元。在NOR架构半导体存储器阵列中,一旦被激活,选定存储器单元便使其数据值置于位线上,从而依据特定单元经编程的状态而使不同电流流动。在NAND架构半导体存储器阵列中,将高偏压电压施加于漏极侧选择栅极(SGD)线。以指定传递电压(例如,Vpass)驱动耦合到每一群组的非所选存储器单元的栅极的字线,以使每一群组的非所选存储器单元作为传递晶体管操作(例如,以不受其所存储的数据值限制的方式传递电流)。电流随后从源极线通过每个串联耦合的群组流动到位线,仅受每个群组中的所选存储器单元限制,从而使所选存储器单元的当前经编码数据值置于位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可单独地或共同地编程到一个或数个经编程状态。举例来说,单层级单元(SLC)可表示两个编程状态(例如,1或0)中的一个,从而表示一个数据位。

然而,快闪存储器单元也可表示大于两个的经编程状态中的一个,从而允许制造较高密度的存储器而不增加存储器单元的数目,这是因为每一单元可表示大于一个的二进制数字(例如,大于一个位)。此类单元可被称为多状态存储器单元、多数字单元或多层级单元(MLC)。在某些实例中,MLC可指代每单元可存储两个数据位(例如,四个经编程状态中的一个)的存储器单元,三层级单元(TLC)可指代每单元可存储三个数据位(例如,八个经编程状态中的一个)的存储器单元,且四层级单元(QLC)每单元可存储四个数据位。MLC在本文中以其较广泛情形使用,以指代每单元可存储大于一个数据位(即,可表示大于两个经编程状态)的任何存储器单元。

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