[发明专利]具有多层的解聚集的堆叠的半导体管芯架构在审
| 申请号： | 201880062647.3 | 申请日： | 2018-01-03 |
| 公开（公告）号： | CN111133576A | 公开（公告）日： | 2020-05-08 |
| 发明（设计）人： | E.伯顿 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | H01L25/065 | 分类号： | H01L25/065;H01L25/18;H01L23/04;H01L23/00 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 张凌苗;陈岚 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 具有 多层 解聚 堆叠 半导体 管芯 架构 | ||
1.一种用于半导体封装的堆叠的半导体架构，包括：
一个或多个基础管芯；以及
在一个或多个基础管芯上的载体晶片，所述载体晶片包括多个管芯，其中一个或多个互连结构将多个管芯与所述一个或多个基础管芯彼此耦合。
2.根据权利要求1所述的堆叠的半导体架构，其中，载体晶片具有超过所述一个或多个基础管芯的总表面积的表面积。
3.根据权利要求1-2中的任一项所述的堆叠的半导体架构，其中，所述一个或多个基础管芯包括多个基础管芯，并且其中一个或多个互连结构将载体晶片耦合到多个基础管芯。
4.根据权利要求1-2所述的堆叠的半导体架构，其中，载体晶片中的多个管芯中的至少一个借助一个或多个微凸块被耦合到一个或多个基础管芯中的至少一个。
5.根据权利要求1-2中的任一项所述的堆叠的半导体架构，其中，所述一个或多个基础管芯包括以下各项中的一个或多个：
（i）至少一个单片基础管芯；以及
（ii）至少一个解聚集的基础管芯。
6.根据权利要求1-2中的任一项所述的堆叠的半导体架构，其中，使用互连结构将载体晶片中的多个管芯中的每个耦合到载体晶片中的多个管芯中的另一个。
7.根据权利要求1-2中的任一项所述的堆叠的半导体架构，其中，载体晶片中的管芯的顶侧与载体晶片的顶侧共面。
8.根据权利要求1-2中的任一项所述的堆叠的半导体架构，其中，载体晶片中的多个管芯中的至少一个是存储器管芯。
9.一种形成用于半导体封装的堆叠的半导体架构的方法，包括：
在一个或多个基础管芯上布置载体晶片，所述载体晶片包括多个管芯，其中一个或多个互连结构将多个管芯耦合到所述一个或多个基础管芯。
10.根据权利要求10所述的方法，其中，载体晶片具有超过所述一个或多个基础管芯的总表面积的表面积。
11.根据权利要求9-10中的任一项所述的方法，其中，所述一个或多个基础管芯包括多个基础管芯，并且其中一个或多个互连结构将载体晶片耦合到多个基础管芯。
12.根据权利要求9-10所述的方法，其中，载体晶片中的多个管芯中的至少一个借助一个或多个微凸块被耦合到一个或多个基础管芯中的至少一个。
13.根据权利要求9-10中的任一项所述的方法，其中，所述一个或多个基础管芯包括以下各项中的一个或多个：
（i）至少一个单片基础管芯；以及
（ii）至少一个解聚集的基础管芯。
14.根据权利要求9-10中的任一项所述的方法，其中，使用互连结构将载体晶片中的多个管芯中的每个耦合到载体晶片中的多个管芯中的另一个。
15.根据权利要求9-10中的任一项所述的方法，其中，载体晶片中的管芯的顶侧与载体晶片的顶侧共面。
16.根据权利要求9-10中的任一项所述的方法，其中，载体晶片中的多个管芯中的至少一个是存储器管芯。
17.根据权利要求9-10中的任一项所述的方法，进一步包括：
在载体晶片中形成腔；以及
将多个管芯放置在腔中。
18.根据权利要求17所述的方法，进一步包括将多个管芯键合到载体晶片。
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