[发明专利]具有多个阈值电压沟道材料的晶体管结构

说明书

实施例包括第一纳米线晶体管，其具有第一源极和第一漏极以及位于二者之间的第一沟道，其中，第一沟道包括第一III‑V族合金。第一栅极叠层在第一沟道周围，其中：第一栅极叠层的一部分在第一沟道和衬底之间。第一栅极叠层包括与栅电介质接触的栅电极金属。第二纳米线晶体管在衬底上，其具有第二源极和第二漏极以及位于二者之间的第二沟道，第二沟道包括第二III‑V族合金。第二栅极叠层在第二沟道周围，其中，居间材料在第二栅极叠层与衬底之间，居间材料包括第三III‑V族合金。第二栅极叠层包括与栅电介质接触的栅电极金属。

背景技术

金属氧化物硅(MOS)制造技术可以用于制造微电子器件，例如场效应晶体管(FET)。这样的FET晶体管可以包括三栅FET结构和全环栅晶体管以及纳米线晶体管。在一些FET晶体管结构中，可以例如通过以下手段来改变阈值电压：使用具有不同功函数的栅极叠层材料，或者通过使用注入工艺和/或掺杂剂源以不同类型和数量的一种或多种掺杂剂种类来掺杂晶体管的沟道区。然而，当利用这些工艺技术制造晶体管器件时，电流泄漏可能会带来问题。

附图说明

在附图中，以示例而非限制的方式示出了本文所述的客体。为了图示的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被放大。此外，在认为适当的情况下，在附图中重复使用附图标记以指示相应或类似的元件。在附图中：

图1A示出了穿过根据实施例的具有多个阈值电压沟道材料的第一和第二纳米线晶体管的源极/漏极区的长度的三维(3D)视图。

图1B示出了穿过根据实施例的具有多个阈值电压沟道材料的第一和第二纳米线晶体管的栅电极区的长度的三维(3D)视图。

图2是示出了根据实施例的制造具有多个阈值电压沟道材料的纳米线晶体管的方法的流程图。

图3A-3H示出了穿过根据实施例的具有多个阈值电压沟道材料的第一和第二纳米线晶体管的沟道区的宽度的截面图。

图4A示出了根据实施例的在衬底上包括多个阈值电压沟道材料的第一和第二纳米线晶体管的顶视图。

图4B示出了穿过根据实施例的在衬底上包括多个阈值电压沟道材料的第一和第二晶体管的沟道区的宽度的截面图。

图5是根据实施例的采用具有多个阈值电压沟道材料的晶体管的计算系统的截面图。

图6是根据实施例的采用具有多个阈值电压沟道材料的晶体管的电子计算设备的功能框图。

具体实施方式

参考公开的附图描述了一个或多个实施例。尽管详细地示出和讨论了具体的配置和布置，但是应当理解，这样做仅出于说明性目的。相关领域的技术人员将认识到，在不脱离本说明书的精神和范围的情况下，其他配置和布置是可能的。对于相关领域的技术人员显而易见的是，除了本文详细描述的系统和应用之外，本文描述的技术和/或布置可用于各种其他系统和应用中。

在下面的具体实施方式中参考了附图，这些附图构成其一部分并示出了示例性实施例。此外，应当理解，在不脱离所要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑改变。还应当注意，方向和参考，例如，上、下、顶、底等，可以仅用于便于对附图中特征的描述。因此，以下具体实施方式不应被视为限制性的，并且所要求保护的主题的范围仅由所附权利要求及其等同方案来限定。