[发明专利]在存储器处锁存冗余修复地址的装置和方法

说明书

公开了用于在存储器处锁存冗余修复地址的装置和方法。示例性装置包括存储器块和修复逻辑，该存储器块包括主存储器和多个冗余存储器单元。修复逻辑包括多个修复块。多个修复块中的修复块被配置为接收与用于存储器块的缺陷存储器的存储器地址相关联的一组修复地址位，并且在相应一组锁存器处锁存该组修复地址位。修复块被进一步配置为响应于接收到与锁存在修复快处的该组修复地址位相对应的存储器访问请求，将存储器访问请求重新导向到与修复块相关联的冗余存储器单元。

背景技术

半导体存储器要求高数据可靠性、高速的存储器访问、较低功耗和减小芯片尺寸的特征。实现高数据可靠性的一种方式是通过引入熔丝阵列，其包括多个熔丝组和与多个熔丝组相对应的多个冗余解码器，以为存储器阵列中的缺陷单元行/列提供存储器单元的替代行/列。用于阵列的缺陷存储器的地址可以被映射到冗余存储器，从而修复该地址的存储器位置。每个熔丝组可以存储缺陷单元的地址(缺陷地址)。每个冗余地址解码器接收行/列地址信号，并将接收到的行/列地址信号与存储在熔丝中的缺陷地址进行比较。如果接收到的行/列地址信号与任何熔丝中存储的缺陷地址相对应，则停用对接收到的行/列地址的访问，而作为替代可以访问冗余行/列地址。可以通过可以在半导体存储器的制造期间执行的多个测试来获得缺陷地址。

随着用于半导体存储器的存储器密度的增加，需要额外的冗余存储器来维持全功能存储器的产出。额外的冗余存储器需要具有更多数量熔丝的更大熔丝阵列，以存储可能更多的地址。熔丝阵列越大，则熔丝阵列和相关的编程逻辑、高电流和高功率总线以及熔丝寻址电路系统在半导体模片上消耗的面积就越大。因此，希望能够在保持较大存储器密度的半导体存储器的可修复性的同时减小熔丝阵列和相关电路的尺寸。

发明内容

在本公开的一个方面，一种装置包括存储器块和修复逻辑。存储器块包括主存储器和多个冗余存储器单元。修复逻辑包括多个修复块，其中多个修复块中的修复块被配置为接收与用于存储器块的缺陷存储器的存储器地址相关联的一组修复地址位，并且在相应一组锁存器处锁存该组修复地址位。修复块被进一步配置为响应于接收到与锁存在修复快处的该组修复地址位相对应的存储器访问请求，将存储器访问请求重新导向到与修复块相关联的冗余存储器单元。

在本公开的一个方面，一种装置包括存储器块和修复逻辑。存储器块包括主存储器和冗余存储器。修复逻辑包括以流水线顺序地耦合在一起的多个修复块，该修复逻辑被配置为响应于接收到设置令牌信号而激活以锁存修复地址。当激活时，修复逻辑被进一步配置为通过多个修复块中的空修复块顺序地将映射到冗余存储器的冗余存储器单元的修复地址提供给多个修复块中的最后一个空修复块并且在最后一个空修复块处锁存该修复地址。

在本公开的一个方面，一种方法包括在修复块处接收与存储器地址相关联的一组修复地址位，该存储器地址与存储器块的缺陷存储器的修复相关联。该方法还包括响应于控制信号，在修复块处锁存该组修复地址位。响应于接收到与锁存在修复块处的该组修复地址位相对应的存储器访问请求，该方法将存储器访问请求重新导向到与修复块相关联的冗余存储器。

在本公开的一个方面，一种操作包含第一锁存器组和第二锁存器组的加载电路的方法包括：接收第一串修复地址位，并且执行第一串行-并行转换操作以响应于第一串修复地址位而产生第一并行修复地址位。该方法还包括：响应于第一定时脉冲，将第一并行修复地址位加载到加载电路中；以及响应于第二定时脉冲，将第一并行修复地址位从加载电路传输到第一锁存器组。该方法进一步包括：接收第二串修复地址位，并且执行第二串行-并行转换操作以响应于第二串修复地址位而产生第二并行修复地址位。该方法进一步包括：响应于第三定时脉冲，将第二并行修复地址位加载到加载电路中；以及响应于第四定时脉冲，将第一并行修复地址位从第一锁存器组传输到第二锁存器组，并且将第二并行修复地址位从加载电路传输到第一锁存器组。

附图说明

图1是根据本公开的实施方案的存储器修复系统的框图。

图2A是根据本公开的实施方案的用于修复平面的修复逻辑的示意图。图2B是根据本公开的实施方案的控制和定时电路的示意图。