[发明专利]三维NOR存储器阵列架构及其制造方法

说明书

一种存储器结构包括：半导体衬底；在半导体衬底的表面上方形成的有源条带的第一堆叠体和有源条带的第二堆叠体；储存层；以及多个导体，每个导体沿实质上垂直于平坦表面的第三方向纵向延伸，从而在每个有源条带中形成至少一个NOR串，每个NOR串包括多个储存晶体管。本发明还提供了支柱结构，该支柱结构有助于在高纵横比的结构上进行蚀刻步骤，其增强了高纵横比的存储器堆叠体中的机械稳定性。

技术领域

本发明涉及非易失性NOR型存储器串。特别地，本发明涉及这样的非易失性NOR型存储器串的三维结构的制造过程。

背景技术

在诸如在共同未决申请中公开的那些高密度三维存储器结构中，期望包括与源极子层或漏极子层电连接的金属子层分流(shunt)。源极和漏极二者都可以通过导电子层分流(即，作为分开的导电子层)接触。例如，在共同未决申请的图5a所示的过程中，除了源极子层521、漏极子层523、牺牲子层522(随后将被沟道子层代替)以外，还可以沉积导电子层。这些子层一次沉积一个子层，然后使用光致抗蚀剂进行图案化且进行蚀刻。在该详细描述中，包括任何相关联的导电子层的漏极子层、源极子层、沟道子层或牺牲子层被统称为“有源层”，并且彼此叠置的、由电介质层彼此分开的多个有源层被称为“NIN堆叠体”。

提供金属子层以在源极子层和漏极子层的每一个中实现显著减小的电阻。较低的电阻对应于较低的电阻电容(RC)时间常数，这导致装置具有较快的速度。为此，期望使用包括金属的厚导电子层来实现低电阻。

由于蚀刻选择性，具有可承受后续高温处理(>500℃)的金属(例如钨)的导电子层很难在三维存储器结构中进行蚀刻。也就是说，导电层的蚀刻速率很大程度上可能不大于用于保护不被蚀刻的其它特征的光致抗蚀剂和/或硬掩模的蚀刻速率。(通常，为了保护不期望被蚀刻的材料，应该以比一个或多个掩模层显著更快的速率来蚀刻目标材料。不期望在完成蚀刻目标材料之前完全去除一个或多个掩模层。)随着每个金属子层变得越厚，随着堆叠体中出现的金属子层(例如，在源极子层和漏极子层二者中都提供金属分流子层)越多，且随着提供的存储器层(例如，8层或16层有源条带)越多，蚀刻选择性的问题越是严重。然而，为了以较低的成本实现较高的密度，期望提供8个或更多个的存储器层。

这些存储器结构的制造中遇到的另一个问题是由于它们的高纵横比而导致的它们的机械稳定性。(就此而言，纵横比是结构的高度与其宽度之比)。已经表明，具有高纵横比的半导体结构在机械上可能是不稳定的，使得在制造过程期间该结构完全倾斜甚至倾倒。

发明内容

本发明致力于获得低成本、低电阻的金属互连和高纵横比的结构中的机械稳定性。根据本文公开的各种实施例，本发明提供了替换金属过程，该过程将制造过程中对金属蚀刻步骤的需求推迟直到在全部图案化之后不再出现光致抗蚀剂为止。在该过程下，导电子层可以既厚又多。本发明还提供了支柱结构，该支柱结构有助于在高纵横比的结构上进行蚀刻步骤，这增强了高纵横比的存储器堆叠体中的机械稳定性。

考虑到下面的详细描述并结合附图，可以更好地理解本发明。

附图说明

图1A图示了具有要形成的有源层110的存储器结构100，该存储器结构100设置有将要在有源层110中形成的半导体装置连接到在半导体衬底108中形成的装置的构件；在图1A中，存储器结构100中的有源层110包括第一半导体层101和第二半导体层103、第一牺牲层102和第二牺牲层104，该有源层110被制造在导体的层(“全局字线”)106上方且由一个或多个电介质层与半导体衬底108分开，其中要在有源层110中形成的装置可以穿过在电介质层中形成的通孔107连接到半导体衬底108中的电路。

图1B示出了由图1A的存储器结构100构建的存储器结构的三个有源层，以及在n⁺掺杂的半导体层101与半导体衬底108之间穿过通孔107的连接。