[发明专利]互连件的钴填充有效
申请号: | 201880052018.2 | 申请日: | 2018-06-14 |
公开(公告)号: | CN111032922B | 公开(公告)日: | 2022-03-22 |
发明(设计)人: | 约翰·科曼德;凯尔·惠滕;小文森特·帕内卡西奥;孙绍鹏;埃里克·雅各布森;韩建文;埃利·纳贾尔 | 申请(专利权)人: | 麦克德米德乐思公司 |
主分类号: | C25D3/16 | 分类号: | C25D3/16;C25D5/02;C25D7/12;H01L21/768 |
代理公司: | 北京三幸商标专利事务所(普通合伙) 11216 | 代理人: | 刘卓然 |
地址: | 美国康*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 互连 填充 | ||
本文提供了组合物以及使用此类组合物将钴电镀到包括亚微米尺寸电互连特征的半导体基底结构上的方法。通过以下方式使互连特征金属化:使半导体基底结构与电解组合物接触,该电解组合物包含钴离子源、抑制剂、缓冲剂、以及去极化化合物和均匀度增强剂中的一者或多者。将电流提供给电解组合物以将钴沉积到基底结构上并且用钴填充亚微米尺寸特征。本文提出的方法可用于对互连特征进行超级填充。
技术领域
本文所述的组合物和工艺整体涉及用于沉积钴和钴合金的电解沉积化学和方法。这些组合物和方法用于半导体衬底中的互连特征的钴基金属化。
背景技术
在大马士革处理中,通过集成电路衬底中形成的互连特征(诸如通孔和沟槽)的金属填充来在该衬底中形成电互连件。铜是电子电路的优选导体。遗憾的是,当铜沉积在硅衬底上时,其可迅速扩散到衬底和电介质膜(诸如SiO2或低k电介质)中。铜在电流穿过运行中的互连特征时还具有从一个位置迁移到另一个位置的趋势,从而产生空隙和小丘。铜还可扩散到设备层中,该设备层构建于多层设备应用中的衬底的顶部上。此类扩散可能对该设备不利,因为其可损坏相邻互连线和/或引起两个互连件之间的漏电。漏电可导致电短路,并且互连特征之外的对应扩散可中断电流。
近年来,随着电子设备的尺寸减小和期望的性能提升,电子封装工业中对无缺陷且低电阻率的互连件的需求已变得很迫切。由于微电子设备内的集成电路的密度随每一代或节点持续增加,因此互连件变得越来越小并且其深宽比通常增加。在大马士革铜电镀之前使用阻挡层和晶种层的增层工艺目前存在随着对更高深宽比特征和更高质量电子设备的需求增加而变得越来越明显的缺点。因此,需要更适合实现无缺陷金属化的镀覆化学。
当通过铜的电解沉积来填充亚微米通孔和沟槽时,通常需要首先将阻挡层沉积在腔体的壁上以防止铜向周围硅或电介质结构中扩散和电迁移。为了建立用于电沉积的阴极,将晶种层沉积在阻挡层上方。阻挡层和晶种层可非常薄,尤其是在电镀溶液包含促进剂、抑制剂和整平剂的适当制剂的情况下。然而,随着电子电路的密度持续增加并且通孔和沟槽的进口尺寸变得越来越小,即使非常薄的阻挡层和晶种层也会逐步占据进口尺寸的更高比例。当孔径达到低于50nm,尤其是小于40nm、30nm、20nm,或甚至小于10nm(8或9nm)的尺寸时,用完全不含空隙和接缝的铜沉积物填充腔体变得越来越困难。最高级的特征具有仅2-3nm的底部宽度、约4nm的中间宽度以及100至200nm的深度,从而转换为约25:1和约50:1之间的深宽比。
在微电子设备制造中的多种应用中执行钴的电解沉积。例如,在形成集成电路衬底中的电互连件所用的大马士革铜金属化的覆盖中使用钴。然而,由于钴沉积物具有更高电阻率,此类工艺此前在填充通孔或沟槽以提供初级互连结构方面未提供令人满意的铜电沉积替代方案。
发明内容
本文描述了可用于钴的电解沉积的组合物。电解组合物包含:钴离子源;抑制剂化合物;缓冲剂;任选的均匀度增强剂;以及任选的去极化化合物。本文所述的组合物可用于钴的电沉积,其中该组合物基本不含二价硫化合物。
此类组合物用于填充电介质材料中的亚微米腔体的工艺中,其中该腔体具有包含接触材料的壁区域,该工艺包括在有效地将钴沉积在壁区域上的条件下使包括腔体的电介质材料与电解钴镀覆组合物接触,其中钴镀覆组合物包含钴离子源、抑制剂化合物、均匀度增强剂、缓冲剂、以及去极化化合物和均匀度增强剂中的一者或多者。该组合物还可包含充当应力减轻剂的化合物。
本发明的组合物可被概括为用于钴的电解沉积的组合物,该组合物包含:
钴离子源;
抑制剂化合物;
缓冲剂;以及
去极化化合物和均匀度增强剂中的一者或多者;
其中该组合物至少基本上不含二价硫化合物。
还描述了使用本文所述的组合物通过电沉积来填充半导体集成电路设备的亚微米特征的方法。
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