[发明专利]半导体装置及其制造方法

说明书

使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。

对关联申请的相互参照

本申请基于2017年7月7日申请的日本专利申请第2017－133917号和2018年4月9日申请的日本专利申请第2018－74816号，这里将其记载内容通过参照而援引。

技术领域

本发明涉及半导体装置及其制造方法，特别适用于采用碳化硅(以下称作SiC)等宽带隙半导体的半导体元件及其制造方法。

背景技术

以往，作为使沟道密度较高以便流过大电流的结构，有具备沟槽栅构造的SiC半导体装置。在沟槽栅构造的SiC半导体装置中，SiC的击穿电场强度高，有通过对沟槽底部施加高电场从而发生绝缘击穿的可能性。因此，例如，如专利文献1所示那样，在对置的沟槽栅间的基体层的下部形成1层构造的电场缓和层而将电场缓和，从而防止绝缘击穿。

现有技术文献

专利文献

专利文献1：日本特开2016-66780号公报

但是，做成在沟槽栅间具备电场缓和层的构造的情况下，需要考虑在沟槽栅间配置电场缓和层来设定沟槽栅间的间隔，难以使沟槽栅间的间隔较窄。因此，无法进行沟槽栅的高密度化，无法充分进行沟道电阻的降低。

发明内容

本发明的目的在于，提供能够通过实现沟槽栅的高密度化从而实现沟道电阻的降低的半导体装置及其制造方法。

为了达成上述目的，技术方案1记载的半导体装置，具备：由半导体构成的第1或第2导电型的基板；形成在基板之上，与基板相比为低杂质浓度的由第1导电型的半导体构成的漂移层；形成在漂移层之上，具有以一个方向为长度方向而以条状排列有多根的由第2导电型的半导体构成的电场阻挡层、以及具有以一个方向为长度方向而与电场阻挡层交替地以条状排列有多根的部分的由第1导电型的半导体构成的JFET部的饱和电流抑制层；形成在饱和电流抑制层之上，与漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的电流分散层；形成在电流分散层之上的由第2导电型的半导体构成的基体区域；形成在基体区域之上，与漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的源极区域；将基体区域和电场阻挡层连结、在与一个方向交叉的方向上延伸设置的第2导电型的连结层。

进而，该半导体装置具备半导体元件，该半导体元件包括：沟槽栅构造，在从源极区域的表面比基体区域更深地形成的栅极沟槽内，具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜和配置在该栅极绝缘膜之上的栅极电极，以与一个方向相同的方向为长度方向而以条状排列有多根；将栅极电极及栅极绝缘膜覆盖并且形成有接触孔的层间绝缘膜；穿过接触孔而与源极区域电连接的源极电极；形成在基板的背面侧的漏极电极。

这样，使沟槽栅构造的长度方向与JFET部中的条状的部分以及电场阻挡层的长度方向为相同方向，相对于它们使连结层的长度方向交叉。通过这样的结构，能够与连结层无关地设定沟槽栅构造的间隔，与将连结层配置在各沟槽栅构造之间的情况相比能够变窄。因而，能够实现沟槽栅的高密度化即沟道的高密度化，能够实现沟道电阻的降低。

另外，对各构成要素等附加的带括弧的参照符号用于表示该构成要素等与后述的实施方式中记载的具体构成要素等的对应关系的一例。

附图说明

图1是第1实施方式的SiC半导体装置的上表面布局图。

图2是图1的II－II剖面图。

图3是图1的区域III的立体剖面图。