[发明专利]减少延迟错误校正解码

说明书

公开了用于使用减少延迟符号错误纠正解码器执行减少延迟错误解码的系统，方法和计算机可读介质，该解码器利用枚举的并行乘法代替除法，并用常数乘法代替一般乘法。使用并行乘法代替除法可以提供减少延迟，并且用常数乘法代替一般乘法允许逻辑减少。另外，减少符号错误纠正解码器可以利用解码项共享，这可以产生解码器逻辑的进一步减少和进一步的延迟改进。

相关申请的交叉引用

本申请要求2017年6月16日提交的申请号为No.62/521,128的美国临时申请的权益，其内容通过引用结合于此。

背景技术

错误纠正码(ECC)用于以冗余方式对消息进行编码，以便控制在不可靠或嘈杂的通信信道上的数据传输中的错误。随着计算机系统变得越来越密集和复杂，通常在成本、性能、密度、可靠性、可用性，以及可维护性(RAS)之间进行权衡。所使用的错误纠正码类型可以影响所做出的权衡的类型。例如，对于大型高速缓存设计，可以以与错误纠正相关联的高延迟为代价来实现增加的密度。

发明内容

在本公开的一个或多个示例实施例中，公开了一种用于对包括一组输入符号的接收码字执行减少延迟错误解码的计算机实现的方法。该方法包括确定与该接收码字相关联的第一校验子，第二校验子和第三校验子，并确定第一校验子，第二校验子或第三校验子中的至少一个是非零。该方法还包括确定一组常数乘数并将第一校验子与该组常数乘数中的每个常数乘数相乘以生成一组乘积。该方法还包括至少部分地基于该组乘积确定第一条件相对于第二校验子被满足并且确定第二条件相对于第三校验子被满足。然后，至少部分地基于第一条件和第二条件被满足来识别该接收码字中包含一个或多个比特错误的单个输入符号，并且校正该单个输入符号中的该一个或多个比特错误以获得原始码字。

在本公开的一个或多个示例实施例中，公开了用于对包括一组输入符号的接收码字执行减少延迟错误解码的系统。该系统包括至少一个存储器和至少一个处理器。存储器存储计算机可执行指令。处理器被配置为访问该至少一个存储器并执行计算机可执行指令以执行一组操作。所述操作包括确定与该接收码字相关联的第一校验子，第二校验子和第三校验子，并确定第一校验子，第二校验子或第三校验子中的至少一个是非零的。该操作还包括确定一组常数乘数并将第一校验子与该组常数乘数中的每个常数乘数相乘以生成一组乘积。该操作还包括至少部分地基于该组乘积确定第一条件相对于第二校验子被满足并确定第二条件相对于第三校验子被满足。然后，至少部分地基于第一条件和第二条件被满足来识别该接收码字中包含一个或多个比特错误的单个输入符号，并且校正该单个输入符号中的该一个或多个比特错误以获得原始码字。

在本公开的一个或多个示例实施例中，公开了用于对包括一组输入符号的接收码字执行减少延迟错误解码的计算机程序产品。该计算机程序产品包括可由处理电路读取的存储介质。存储介质存储可由处理电路执行的指令，以执行方法。该方法包括确定与该接收码字相关联的第一校验子，第二校验子和第三校验子，并确定第一校验子，第二校验子或第三校验子中的至少一个是非零。该方法还包括确定一组常数乘数并将第一校验子与该组常数乘数中的每个常数乘数相乘以生成一组乘积。该方法还包括至少部分地基于该组乘积确定第一条件相对于第二校验子被满足并且确定第二条件相对于第三校验子被满足。然后，至少部分地基于第一条件和第二条件被满足来识别该接收码字中包含一个或多个比特错误的单个输入符号，并且校正该单个输入符号中的该一个或多个比特错误以获得原始码字。

附图说明

参考附图阐述详细描述。提供附图仅用于说明的目的，并且仅描绘了本公开的示例实施例。提供附图是为了便于理解本公开，并且不应视为限制本公开的广度，范围或适用性。在附图中，附图标记的最左边的数字标识附图标记首次出现的附图。使用相同的附图标记表示相似但不一定相同的部件或同一个部件。然而，不同的附图标记也可用于识别类似的组件。各种实施例可以利用除附图中示出的元件或组件之外的元件或组件，并且一些元件和/或组件可以不存在于各种实施例中。取决于上下文，用于描述组件或元件的单数术语可以包含多个这样的组件或元件，反之亦然。