[发明专利]具有集成式错误校正的DRAM存储器

权利要求书

1.一种模块，其包括：

存储器阵列；

主要存取端口，其耦合到所述存储器阵列；

错误校正逻辑，其耦合到所述存储器阵列；

统计数据寄存器，其耦合到所述错误校正逻辑；以及

次要存取端口，其耦合到所述统计数据寄存器以通过外部装置提供对所述统计数据寄存器的存取。

2.根据权利要求1所述的模块，其中所述次要存取端口是集成电路间I2C接口。

3.根据权利要求1所述的模块，其中所述主要存取端口在第一电压上操作并且所述次要存取端口在不同于所述第一电压的第二电压上操作。

4.根据权利要求1所述的模块，其包括具有多个输入/输出引脚的球栅阵列BGA封装，其中所述I2C接口包含所述BGA封装的所述输入/输出引脚中的两个。

5.根据权利要求1所述的模块，其进一步包括耦合到所述主要存取端口的配置寄存器。

6.一种系统，其包括：

存储器模块；以及

处理器模块，其经由主要总线和次要总线耦合到所述存储器模块。

7.根据权利要求6所述的系统，其中所述主要总线在第一电压上操作并且所述次要存取端口在不同于所述第一电压的第二电压上操作。

8.根据权利要求6所述的系统，其中所述存储器模块包括：

存储器阵列；

主要存取端口，其耦合到所述存储器阵列并且耦合到所述主要总线以通过所述处理器模块提供对所述存储器阵列的读取和写入存取；

错误校正逻辑，其耦合到所述存储器阵列；

统计数据寄存器，其耦合到所述错误校正逻辑；以及

次要存取端口，其耦合到所述统计数据寄存器并且耦合到所述次要总线以通过所述处理器模块提供对所述统计数据寄存器的存取。

9.根据权利要求8所述的系统，其中所述次要存取端口是集成电路间I2C接口。

10.根据权利要求8所述的系统，其进一步包括耦合到所述主要存取端口并且可由所述处理器模块存取的配置寄存器。

11.根据权利要求10所述的系统，其中所述配置寄存器是可操作的以存储突发长度参数、CAS时延参数、测试模式参数、预充电延迟参数、驱动强度参数或终端阻抗参数中的至少一个。

12.一种用于操作存储器模块的方法，所述方法包括：

经由主要接口接收数据并且将所述数据存储在所述存储器模块内的存储器阵列中；

对错误校正码进行编码并且将所述错误校正码存储在所述存储器模块内；

从所述存储器阵列中检索数据并且校正在从所述存储器阵列中检索的所述数据中的数据错误；

将数据错误统计数据存储在所述存储器模块内；

使用所述主要接口将经校正的数据提供到外部装置；以及

使用与所述主要接口分开的次要接口将所述错误统计数据提供到外部装置。

13.根据权利要求12所述的方法，其进一步包括在第一电压上操作所述主要接口并且在不同于所述第一电压的第二电压上操作所述次要接口。

14.根据权利要求12所述的方法，其进一步包括通过经由所述主要接口将数据写入到配置寄存器来配置所述存储器模块。

15.根据权利要求12所述的方法，其中所述次要接口是集成电路间I2C接口。