[发明专利]时间至数字转换器

说明书

本发明涉及时间至数字转换器。提供了一种设备，包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二时钟；延迟线，该延迟线具有多个延迟单元，其中延迟线耦合到第一时钟线和第二时钟线，并且其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中电路用于确定来自多个延迟单元的输出的最新边沿转变。

优先权声明

本申请要求2017年3月17日提交的名称为“TIME-TO-DIGITAL CONVERTER(时间至数字转换器)”的美国专利申请序列第15/462,732号的优先权，该申请通过引用整体结合于此。

背景

随着器件或晶体管长度的缩小，改善传统的基于闪存的模数转换器(ADC)的电压分辨率变得越来越困难。替代地，基于时间的ADC由于栅极延迟的改善导致更好的时间分辨率而变得流行。但是，这种ADC的转换延迟对于高带宽数字低压差(LDO)调节器或其他需要快速响应时间的应用来说还不够好。

附图说明

从下面所给出的详细描述并从本披露的各实施例的附图将更加全面地理解本披露的实施例，然而这不应该被用来将本披露限制为所述特定实施例，而仅用于解释和理解。

图1展示了根据本公开的一些实施例的数字控制低压差(LDO)调节器，其具有基于振荡器的包括时间数字转换器(TDC)的模数转换器(ADC)。

图2展示了根据本公开的一些实施例的图1的LDO调节器的更详细版本。

图3展示了根据本公开的一些实施例的具有两个TDC的基于振荡器的ADC。

图4展示了根据本公开的一些实施例的用于基于振荡器的ADC的电压-电流(V2I)转换器。

图5展示了根据本公开的一些实施例的用于基于振荡器的ADC的受电流控制的振荡器。

图6展示了根据本公开的一些实施例的TDC延迟线和延迟线的对应延迟单元。

图7A至图7B展示了根据本公开的一些实施例的指示各种采样实例处的时钟的波形。

图8展示了根据本公开的一些实施例的用于数字LDO调节器的数字线性控制器。

图9展示了根据本公开的一些实施例的用于数字LDO调节器的非线性控制逻辑架构。

图10展示了根据本公开的一些实施例的TDC后处理逻辑电路。

图11展示了根据本发明的一些实施例的TDC后处理逻辑电路中用于确定输入到TDC的时钟边沿的开始指针和结束指针的电路。

图12A至图12D展示了根据本公开的一些实施例的数字LDO调节器的性能。

图13展示了根据本公开的一些实施例的数字LDO调节器的布局平面布置图(floorplan)。

图14展示了根据本公开的一些实施例的示出图1的LDO相对于现有技术LDO的性能的表格。

图15根据一些实施例展示了具有TDC的智能设备或计算机系统或SoC(片上系统)。

具体实施方式

现代多核CPU(中央处理单元)希望启用每处理核动态电压频率缩放(DVFS)以提高能效。然而，现代手持设备(例如，智能电话)通过合并片上系统(SoC)上的供给轨来寻求成本优化。如果CPU中的其他逻辑块需要更高的电源电压以获得更高的性能，则由共享供给轨供电的CPU核将会浪费能源。为了提高能效，具有自主DVFS的全集成数字控制电压调节器(VR)提供了一种成本有效的解决方案，因为数字电路可以在低于1V的电源电压下更好地运行，并且易于跨过程技术节点进行迁移。