[发明专利]具有双浮接阱的低电容静电放电(ESD)保护结构

说明书

本发明提供的静电放电(ESD)输入保护装置有一个NPNP结构，其中N+阴极形成在浮动P阱上方的FINFET鳍片或高掺杂区中，P+鳍片或高掺杂区阳极形成在浮动N阱上方，浮动N阱接触浮动P阱。浮动P阱被隔离N阱包围，浮动P阱下方有一个深N阱以将浮动P阱与p型衬底完全隔离。在浮接阱或隔离N阱中没有形成良好的抽头。因此，浮动P阱和浮动N阱始终是真正浮动的。由于阱是浮动的，NPNP结构表现为串联的三结二极管，其具有比单个二极管更低的电容，当其中一个阱短路或偏置时，NPNP结构将出现。在ESD事件期间，NPNP结构表现为单个二极管。

【技术领域】

本发明涉及静电放电(ESD)保护电路，更具体地涉及鳍式场效应晶体管(FinFET)工艺中有浮接阱(floating wells)的ESD保护电路。

【背景技术】

集成电路(IC)容易受到静电放电(ESD)脉冲的损坏和故障。工厂中发生的ESD故障会导致产量降低。当最终用户触摸设备时，也可能发生ESD故障。

各种ESD保护结构已被放置在IC的输入、输出、或双向I/O引脚附近。许多这种保护结构都使用无源器件，如串联电阻、二极管和厚氧化物晶体管。其他ESD结构使用有源晶体管来安全地分流ESD电流。

随着制造能力的提高和器件尺寸的缩小，在正常工作期间，较低的电压被施加给晶体管。这些较小晶体管更容易过电压故障，但可以在较低的电源电压下工作，从而消耗更少功率并产生更少热量。

这些较小晶体管通常放置在IC的内“核”中，而栅长大于最小值的较大晶体管会放置在核心周围的外围器件里。ESD保护结构则放置在使用这些较大晶体管的外围器件里。

核心晶体管的较薄栅极氧化物，可以被施加到微小核心器件上的较小电容耦合电流引致短路，从而衬底结熔化。来自人或机器的静电就能产生这种破坏性电流，其仅被外围的输入保护电路部分阻挡。

图1显示具有几个ESD保护钳的芯片。核心电路21包含核心晶体管22、24，核心晶体管22、24有较小的沟道长度，可能被相当低电压的电流损坏。核心电路21接收电源电压VDD，如1.8伏、1.2伏、或一些其他值。核心电路21中可能有数千个核心晶体管。

可以在每个I/O焊盘上通过电源钳26提供对ESD脉冲的保护。电源钳26连接在VDD和地(VSS)之间，并将电源轨之间的ESD脉冲分流。

每个I/O焊盘10可以配有一个或多个ESD保护装置12、16以防止各种可能性。对于一个从地施加到I/O焊盘10的正ESD脉冲，ESD保护装置16接通，而对于一个从地施加到I/O焊盘11的正ESD脉冲，ESD保护装置18接通。同样，对于一个从I/O焊盘10施加到VDD的正ESD脉冲，ESD保护装置12接通，对于一个从I/O焊盘11施加到VDD的正ESD脉冲，ESD保护装置14接通。在某些情况下，电源钳26也可以接通。

最近，平面MOSFET器件正在被FinFET取代。FinFET使用一个更三维的晶体管结构，其中晶体管栅极不再在单个平面内。FinFET使用一个较小的区，比传统的平面晶体管具有更小的泄漏。

图2显示现有技术的FinFET器件。N+区42、44形成在衬底20上，并被氧化物62包围。衬底20可以是硅衬底、或用于绝缘体上硅(SOI)工艺的绝缘体。N+区42、44非常薄，具有纤细的鳍状外观。在N+区42和N+区44之间是轻掺杂p型硅的连接区，其充当晶体管沟道。N+区42、沟道连接区、和N+区44都可以形成在同一鳍状硅片上。

栅极52形成在沟道连接区周围。栅极52不是平的，而是有一个倒U形状，其围绕在N+区42、44之间的沟道连接区。栅氧化物60形成在鳍状沟道连接区的三个侧面上，而不是仅仅形成在沟道区的顶表面上。