[实用新型]一种支持二次开发的串/并转化的接口处理板卡

说明书

本实用新型提供了一种支持二次开发的串/并转化的接口处理板卡，LVDS收/发器与FPGA的I/O管脚连接，Flash存贮芯片的串行数据管脚、时钟管脚、片选管脚分别与FPGA芯片管脚连接，时钟及时钟驱动芯片，时钟输出管脚与时钟驱动芯片输入管脚连接，时钟驱动芯片输出与FPGA时钟芯片连接，电源转换芯片输入电压端与功能模块的直流电源相连，接口电平转换芯片的LVTTL信号管脚与FPGA的I/O连接，TTL信号管脚与连接器连接，监测复位芯片的检测管脚分别和电源转换芯片的输出电压管脚连接。本实用新型简化级联关系，易于理解和工程实现，能够实现用户不同的异步串行传输协议，可以广泛应用于各类数据链端机。

技术领域

本发明涉及通信与网络领域中的指挥控制数据链设备集成技术。

背景技术

自定义并行总线是数据链设备集成中处理单元级联的基本技术，在数据链设备中广泛应用。自定义并行总线优点在于信号线定义单一明确，信息传输时序简单，工程实现简易。但同时这种设计也存在较多的缺点，一是各单元间级联信号繁多，布局布线复杂不易小型化；二是级联信号线功能固定单一，不易扩展，硬件单元不易通用化；三是单端离散信号线，抗干扰能力较低，传输速率不高；四是不支持二次开发，设备软件管理与功能检测能力低下。这些不足限制了数据链装备的模块化、小型化、通用化的发展趋势，降低了数据链设备的实装和使用性。

串行通信一般可分为异步模式和同步模式，异步串行总线的数据发送端和接收端的参考时钟非同一时钟源，发送端和接收端由各自的时钟来控制数据的发送和接收，时钟源彼此独立、互不同步。异步串行通信不需要同步时钟信号，利于简化级联关系，同时也降低了时钟信号传输畸变引起传输误码。异步串行总线应用于数据链设备各功能单元之间的级联，可以大幅度降低单元模块间的信号线数量，简化级联关系，降低布局布线复杂程度；级联信号线从单一固定型变为通用型信息传输信号线，是提升功能单元通用化的硬件基础；异步差分串行总线的高效共模干扰抑制特性，是提高单元间的信息交换速率的保障；支持异步串行传输协议，是数据链设备功能扩展的前提，利于软件管理、升级维护，利于设备对各功能单元的工作状态检测，提高设备的实时性控制能力和单元模块的BIT自检能力。

随着数据链设备应用平台的小型化、多样化发展，数据链设备的传统设计理念已经不适应要求，必须向着小型化、通用化、标准化、模块化的方向发展。同时，系统的健康运行对数据链装备内部功能模块的管理、控制和诊断能力也提出了较高的要求，必须提高设备主机单元对各功能模块单元的软件控制能力、软件维护管理能力。因此，在数据链功能单元中嵌入异步串行接口模块能够满足发展需要和实际使用要求，能够获得较大的效益。

发明内容

为了克服现有技术的不足，本发明提供一种支持二次开发的串/并转化的接口处理板卡，实现数据链设备处理单元之间异步串行通信，支持二次开发，开发软件完备易操作，维护成本低，利于产品工程化和系列化。

本发明解决其技术问题所采用的技术方案是：一种支持二次开发的串/并转化的接口处理板卡，包括现场可编程阵列FPGA、LVDS收/发器、Flash存贮芯片、时钟驱动芯片、电源转换芯片、接口电平转换芯片和监测复位芯片。