[实用新型]一种沟槽型绝缘栅双极晶体管器件结构

说明书

一种沟槽型绝缘栅双极晶体管器件结构,包括：沟槽区、多晶硅栅极、半导体衬底；多晶硅栅极设在沟槽区内，多晶硅栅极为沟槽结构，沟槽区设在半导体衬底中，沟槽区顶部形成多晶硅栅极凸出P型外延层表面的栅结构，沟槽区内多晶硅栅极与N+发射区无缝连接。通过多晶硅上表面凸出P型外延层表面1‑2um的栅结构，使得沟槽区内多晶硅栅极与N+发射区无缝连接，减少了发射极和多晶硅栅极之间的交叠面积，减少了栅源电容，降低了开关延迟时间，减少了器件的开关动态损耗，改善了开关特性。

技术领域

本发明涉及一种沟槽型绝缘栅双极晶体管器件结构。

背景技术

绝缘栅双极晶体管（Insulated Gate Bipolar Transistor，以下简称IGBT）是一种把金属氧化物半导体场效应管（MOSFET）和双极结型晶体管（BJT）结合起来的达灵顿结构的半导体功率器件，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，开关频率在10K-100K Hz之间，有着广阔的发展和应用前景。

目前随着IGBT电流密度要求越来越高，对沟槽工艺的要求也越来越高。目前量产的沟槽型IGBT都是采用先进行沟槽刻蚀，刻蚀完成之后再生长多晶硅，然后进行多晶硅刻蚀的工艺顺序。在多晶硅刻蚀工艺中为了确保硅衬底表面的多晶硅能够被刻蚀干净，通常都对多晶硅进行了过刻蚀。这样做会使得多晶硅上表面呈现凹下去的形状，容易造成N+发射区和沟槽栅之间的垂直交叠面积偏小，使得导通电阻增加，从而增大了IGBT通态损耗。现有工艺为了解决该问题，通常采取增大N+发射区注入能量，推阱时间更长，形成更深的N+发射区结深，以此来确保N+发射区与多晶硅栅垂直交叠，但这样做往往会使得栅源电容过大，增加了IGBT的开关损耗。另外，在现有的载流子存储层的形成工艺中，采用高能量注入磷原子，载流子存储层中N型载流子的掺杂浓度呈高斯分布，其浓度分布的形貌带有拖尾，容易对后续表面MOS结构中P阱区的峰值浓度造成影响，从而造成阈值电压的不稳定性，影响器件的导通压降，也降低器件的可靠性。

发明内容

本发明的目的是为了解决现有技术中存在的缺点，而提出的一种沟槽型绝缘栅双极晶体管器件结构。

为了实现上述目的，本发明采用了如下技术方案：一种沟槽型绝缘栅双极晶体管器件结构,包括：沟槽区、多晶硅栅极、半导体衬底；多晶硅栅极设在沟槽区内，多晶硅栅极为沟槽结构，沟槽区设在半导体衬底中，

沟槽区顶部形成多晶硅栅极凸出P型外延层表面的栅结构，沟槽区内多晶硅栅极与N+发射区无缝连接。

进一步的，半导体衬底为N-硅衬底，N-硅衬底上形成厚度可控和体浓度均匀的N型外延层。

进一步的，在所述N型外延层上形成厚度可控，浓度均匀的P型外延层。

进一步的，多晶硅栅极贯穿N型外延层与P型外延层以及设置在N-硅衬底中，并凸出于P型外延层表面1-2 um；

进一步的，N-硅衬底上采用N型外延层和P型外延层的双层外延层结构，并在P型外延层上形成IGBT的表面MOS结构。

进一步的，多晶硅栅极的沟槽内填充有N型高掺杂浓度的多晶硅；多晶硅栅极的沟槽深度为3-6 um，横截面宽度为0.5-2 um；多晶硅的掺杂浓度为5E19-5E20 cm^-3。

进一步的，N+发射区形成于P型外延层表面，并与多晶硅栅极的两侧面相连接，形成电子导电通道；P+深阱区形成于两个沟槽区之间的N+发射区中间；二氧化硅阻挡层形成于P型外延层表面；二氧化硅绝缘介质层形成于二氧化硅阻挡层以及多晶硅栅极表面；多晶硅栅极形成于发射极电极下方，二氧化硅绝缘介质层形成于多晶硅层和发射极金属之间；N型场终止区形成于N-硅衬底背面，P型集电极区与N型场终止区背面接触；发射极电极形成于N+发射区、P+深阱区和二氧化硅绝缘介质层上；背面集电极形成于P型集电极区的背面；栅氧化层形成于沟槽区的内壁。