[实用新型]一种多路同步采样时钟电路

说明书

本实用新型公开了一种多路同步采样时钟电路，包括集成芯片O3、集成芯片O4、集成芯片U82、集成芯片U78、可调电阻R489、电感FB13、电阻R490、电阻R491、电阻R504、电阻R505、电阻R507、电容C702、电容C703、电容C704、电容C705、电容C748。本实用新型通过小型化的电路结构实现不同稳定度的采样系统需求，同时解决多路的同源时钟的要求。

技术领域

本实用新型涉及同步采样系统领域，具体来说，涉及一种为多路同步采样系统提供同源高精度的时钟电路。

背景技术

为了给采样系统提供不同稳定度的时钟源基准，通过不同等级晶振的封装选型，同时选用ti的时钟分频芯片完成多路时钟信号的拓展，从而为多路同步采样系统提供同源高精度时钟。

本设计创新点在于通过小型化的电路结构实现不同稳定度的采样系统需求，同时解决多路的同源时钟的要求。该架构最高支持4路同步系统时钟输出。最高的附加时钟抖动低于70(fs)，最高的支持的同步系统的时钟频率为20mHz，经过测试系统指标良好，可用于多种同步采样系统。

实用新型内容

针对相关技术中的问题，本实用新型提出一种多路同步采样时钟电路，以克服现有相关技术所存在的上述技术问题。

本实用新型的技术方案是这样实现的：

一种多路同步采样时钟电路，包括集成芯片O3、集成芯片O4、集成芯片U82、集成芯片U78、可调电阻R489、电感FB13、电阻R490、电阻R491、电阻R504、电阻R505、电阻R507、电容C702、电容C703、电容C704、电容C705、电容C748，其中，所述可调电阻R489的一端与参考电压VREF_AD连接，所述可调电阻R489的另一端分别与所述集成芯片O3的第一引脚、所述集成芯片O4的第一引脚连接，所述集成芯片O3的第二引脚接地，所述集成芯片O3的第三引脚与所述电阻R490的一端连接，所述集成芯片O3的第四引脚分别与所述电容C702的一端、所述电感FB13的一端连接，所述电容C702的另一端接地，所述电感FB13的另一端与电压VCC3.3_D连接，所述集成芯片O4的第二引脚与所述电容C703的一端均接地，所述集成芯片O4的第三引脚与所述电阻R491的一端连接，所述集成芯片O4的第四引脚分别与所述电容C703的另一端、参考电压VREF_AD连接，所述电阻R491的另一端分别与所述电阻R490的另一端、所述集成芯片U82的第一引脚连接，所述集成芯片U82的第二引脚与所述电阻R507的一端连接，所述电阻R507的另一端与参考电压VREF_AD连接，所述集成芯片U82的第三引脚与信号CLK_40M_IN1连接，所述集成芯片U82的第四引脚接地，所述集成芯片U82的第五引脚与信号CLK_40M_IN3连接，所述集成芯片U82的第七引脚与信号CLK_40M_IN4连接，所述集成芯片U82的第八引脚与信号CLK_40M_IN2连接，所述集成芯片U82的第六引脚分别与所述电阻R504的一端、所述电阻R505的一端、所述电容C748的一端连接，所述电阻R505的另一端与参考电压VREF_AD连接，所述电阻R504的另一端与电压VCC3.3_D连接，所述电容C748的另一端接地，所述电容C704的一端分别与电压VREF_AD、所述集成芯片U78的第二引脚连接，所述电容C704的另一端接地，所述集成芯片U78的第一引脚分别与电压VCC3.3_D、所述电容C705的一端连接，所述电容C705的另一端与所述集成芯片U78的第三引脚均接地。

进一步，所述集成芯片O3为OXICILATOR_40M。

进一步，所述集成芯片O4为40MHz。

进一步，所述集成芯片U78为REF3130。

进一步，所述集成芯片U82为CDCLVC1104_PW_8。

进一步，所述电容C702、所述电容C703、所述电容C704、所述电容C705及所述电容C748的容值大小均为0.1uF。