[实用新型]时钟占空比校准电路

说明书

本实用新型实施例提供一种时钟占空比校准电路，电路包括具有至少三个串联的延时链的延时链组，延时链组根据接收的时钟信号，通过各延时链生成调节时钟信号占空比的延时信号；位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％；时钟发生器用于接收输入时钟信号和位于尾端的延时链输出的延时信号并发出输出时钟信号；占空比检测器用于检测输出时钟信号的占空比，并根据占空比调整各延时链的长度。本实用新型实施例通过设置多个调节不同精度的延时链，能够实现在任意时钟信号频率时，快速精准的调节时钟信号的占空比至50％±1％。

技术领域

本实用新型涉及半导体集成电路领域，具体涉及一种时钟占空比校准电路。

背景技术

本部分旨在为权利要求书中陈述的本实用新型实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)领域，DDR(Double Data Rate SDRAM，双倍速率同步动态随机存储器)技术由于在时钟上下边沿都会触发读取数据，因此好的占空比的时钟在DRAM领域也更为重要。由于DDR4内存芯片的工作时钟信号频率会在一个比较大的范围内改变，比如，可能在666.5MHz～1600MHz范围内，在测试模式下，甚至可能会低于666.5MHz。无论DRAM时钟信号频率的高低，DRAM内部都需要在尽量快的时间内调整其内部时钟信号的占空比从而保证整个DRAM读取数据的正确性。

然而现有的时钟占空比校准电路由于延时链设计的延时精度都是固定，针对于不同的频率时钟信号，SPEC(Specification，说明书)所要求的占空比精度50％±1％中的1％个时钟周期的大小，是会随着工作时钟信号频率在变化的。因此，频率变化范围跨度较大时，整体的占空比校准周期就会很长。

实用新型内容

本实用新型实施例提供了一种时钟占空比校准电路，以至少缓解或解决现有技术中的一项或多项技术问题。

第一方面，本实用新型实施例提供了一种时钟占空比校准电路，包括：

延时链组，包括至少三个串联的延时链，延时链组根据接收的输入时钟信号，通过各延时链生成调节输入时钟信号占空比的延时信号；其中，位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％；

时钟发生器，用于接收输入时钟信号和位于尾端的延时链输出的延时信号，并发出输出时钟信号；

占空比检测器，与时钟发生器连接，用于检测输出时钟信号的占空比，并根据输出时钟信号的占空比调整各延时链的长度。

在一些实施方式中，还包括：

译码器，用于连接到寄存器，译码器根据寄存器中的编码值，得到时钟信号当前的时钟信号频率；

控制单元，连接于译码器和延时链组之间，用于调整位于首端的延时链的初始长度至粗略接近当前的时钟信号频率一半的长度位置；还用于调整其余的延时链的初始长度至中间长度位置。

在一些实施方式中，控制单元还与占空比检测器连接，用于根据占空比检测器输出的信号，调节各延时链的长度。

在一些实施方式中，控制单元包括多个计数器，计数器的数量与延时链的数量相对应；计数器用于统计对应的延时链的当前长度，并根据占空比检测器输出的信号，调节对应的延时链的长度。

在一些实施方式中，占空比检测器输出的信号包括增加信号和减少信号；

当计数器接收到增加信号时，增加延时链的长度；当计数器接收到减少信号时，减少延时链的长度。