[实用新型]晶体管及半导体器件

说明书

本实用新型提供了一种晶体管及半导体器件，栅极结构包括栅导电层，所述栅导电层的底部延伸至所述衬底的第一深度位置，所述栅导电层的顶部位于所述衬底的第二深度位置，以及所述栅导电层的横向宽度尺寸从一预定深度位置至所述第二深度位置逐渐减小，以使所述栅导电层与所述漏区之间的间距尺寸从所述预定深度位置至所述第二深度位置逐渐增加，使所述栅极结构的顶部呈上小下大的结构，从而在栅导电层上施加电压时，栅极结构的顶部与漏区之间的距离更远，减小了半导体器件的栅极与漏极之间的电场，进而减小了GIDL泄露，从而提高了半导体器件的性能。

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种晶体管及半导体器件。

背景技术

动态随机存储器(DRAM)通常采用埋栅结构的晶体管，而传统的平顶栅结构会导致这种埋栅晶体管的栅诱导漏极电流(GIDL)增大，为了降低GIDL 泄露，可以采取方顶栅结构，从而改善DRAM中晶体管的性能，但依然有待进一步的提高。

实用新型内容

本实用新型的目的在于提供一种晶体管及半导体器件，通过减少栅诱导漏极电流来提高器件的性能。

为了达到上述目的，本实用新型提供了一种晶体管，包括：

衬底，所述衬底中形成有一栅极沟槽，并且在所述栅极沟槽两侧的衬底中形成有漏区和源区；以及，

栅极结构，形成在所述衬底的所述栅极沟槽中并位于所述源区和所述漏区之间；其中，所述栅极结构包括栅导电层，所述栅导电层的底部延伸至所述衬底的第一深度位置，所述栅导电层的顶部位于所述衬底的第二深度位置，以及所述栅导电层的横向宽度尺寸从预定深度位置至所述第二深度位置逐渐减小，以使所述栅导电层与所述漏区之间的间距尺寸从所述预定深度位置至所述第二深度位置逐渐增加，所述第一深度位置更下沉于所述第二深度位置且所述预定深度位置位于所述第一深度位置和所述第二深度位置之间。

可选的，所述栅导电层位于所述预定深度位置及所述第二深度位置之间的部分构成第一导电部，所述栅导电层位于所述预定深度位置及所述第一深度位置之间的部分构成第二导电部，所述第二导电部位于所述第一导电部的下方并与所述第一导电部连接，且所述第一导电部的横向宽度尺寸从所述预定深度位置至所述第二深度位置逐渐减小，以使所述第一导电部与所述漏区之间的间距尺寸从所述预定深度位置至所述第二深度位置逐渐增加。

可选的，所述源区及所述漏区从所述衬底的顶面延伸至所述衬底的预定深度位置，以使所述源区及所述漏区底部与所述第一导电部的底部齐平。

可选的，所述第一导电部在所述第二深度位置的横向宽度尺寸介于 6nm-10nm，所述第一导电部在所述预定深度位置的横向宽度尺寸介于 14nm-18nm。

可选的，所述第一导电部从所述第二深度位置至所述衬底的顶面的深度值介于54nm-60nm，所述第一导电部从预定深度位置至所述衬底的顶面的深度值介于64nm-70nm。

可选的，所述栅极结构还包括栅氧化层、功函数层及绝缘层，所述栅氧化层和所述功函数层依次覆盖所述栅极沟槽的底壁和侧壁，所述绝缘层遮盖所述的栅极沟槽的顶部开口，所述栅导电层形成在所述功函数层上，以利用所述功函数层包覆所述第二导电部的底壁及侧壁。

可选的，所述栅氧化层采用相对介电常数大于等于3.9的材料，所述绝缘层采用相对介电常数小于3.9的材料。

本实用新型还提供了一种半导体器件，包括所述的晶体管。

可选的，所述半导体器件应用于集成电路存储器，所述集成电路存储器中形成有所述晶体管。