[实用新型]电子芯片

说明书

一种电子芯片包括：绝缘体上硅晶体管，至少部分地形成在半导体层中，所述半导体层形成在绝缘层上，所述绝缘层形成在半导体衬底上；第一体衬底晶体管，至少部分地形成在所述半导体衬底中；以及第二体衬底晶体管，至少部分地形成在所述半导体衬底中，所述第二体衬底晶体管包括栅极绝缘体，所述栅极绝缘体具有包括所述绝缘层的部分的边缘，所述第二体衬底晶体管的所述栅极绝缘体在所述边缘处比在所述第二体衬底晶体管的所述栅极绝缘体的中央处更厚，其中所述第一体衬底晶体管具有没有所述绝缘层的部分的栅极绝缘体。

技术领域

本专利申请涉及电子芯片领域，并且具体地涉及在同一芯片上同时设置绝缘体上硅(SOI)型的晶体管以及体衬底上型的N沟道和P沟道晶体管。

背景技术

电子芯片可以在半导体衬底上同时包含绝缘体上半导体(SOI)型的晶体管和体衬底上型的晶体管。在SOI型的晶体管中，沟道区域位于所谓的SOI结构的上部半导体层中，SOI结构包括在上部层之下覆盖衬底的绝缘体。SOI晶体管可以是完全耗尽的绝缘体上硅(FDSOI)型，也就是说它们的沟道区域由厚度小于25nm或者实际上小于10nm的本征半导体制成。在体衬底上型的晶体管中，沟道区域是衬底的掺杂的上部部分。

各种晶体管类型允许在数字或模拟模式中以各种电压进行不同方式的操作。体衬底上的晶体管通常在模拟模式中和/或对于高电压(例如，大于3V)是优选的。

体衬底上的晶体管可能表现出不同的问题，更特别地是在处理N沟道晶体管时。

一个问题在于，在通常的这样的晶体管中，晶体管越小，泄漏电流的相对值越高。这导致高能量消耗。

另一问题在于，意图相同的晶体管实际上通常表现出不同的电气特性，特别是不同的阈值电压。这些电气特性之间的差异通常倾向于随着操作温度的降低而变差。这在实际获取设想的电气特性时导致不同的困难。这些困难特别地出现在模拟操作方面，例如在测量装置中，以及/或者出现在冷操作方面，例如在负环境温度下。这通常会导致某些芯片在制造后检查时被拒绝。

多种解决方案使得解决上述问题成为可能。已知的方法使得能够针对体衬底上的N沟道晶体管实现这些解决方案，并且同时制造体衬底上的P沟道晶体管和SOI晶体管提出了各种问题。特别地，这些方法需要很多制造步骤。

实用新型内容

本公开的实施例提供了缓解上文中描述的全部或一些缺点的电子芯片。

根据一个方面，一种电子芯片包括：绝缘体上硅晶体管，至少部分地形成在半导体层中，所述半导体层形成在绝缘层上，所述绝缘层形成在半导体衬底上；第一体衬底晶体管，至少部分地形成在所述半导体衬底中；以及第二体衬底晶体管，至少部分地形成在所述半导体衬底中，所述第二体衬底晶体管包括栅极绝缘体，所述栅极绝缘体具有包括所述绝缘层的部分的边缘，所述第二体衬底晶体管的所述栅极绝缘体在所述边缘处比在所述第二体衬底晶体管的所述栅极绝缘体的中央处更厚，其中所述第一体衬底晶体管具有没有所述绝缘层的部分的栅极绝缘体。

所述第一体衬底晶体管是P沟道晶体管，并且所述第二体衬底晶体管是N沟道晶体管。

所述第二体衬底晶体管的所述栅极绝缘体包括位于所述半导体衬底上的电介质层。

所述绝缘层的被包括在所述边缘中的所述部分包括：在所述电介质层的底部表面上方的顶部表面和在所述电介质层的所述底部表面下方的底部表面。

根据一个实施例，半导体层具有在5到500nm之间的厚度。

根据一个实施例，绝缘层具有在5到500nm之间的厚度。