[实用新型]一种降低栅极电荷的平面栅功率器件

说明书

本实用新型属于半导体器件的制造技术领域，涉及一种降低栅极电荷的平面栅功率器件，包括半导体基板，在第一导电类型漂移区内的上部设有第二导电类型体区，在第二导电类型体区内的上部设有第一导电类型源区，其特征在于：在半导体基板的第一主面上设有导电多晶硅、位于导电多晶硅下方的栅氧化层、位于导电多晶硅和栅氧化层两侧的介质氧化层及包裹在导电多晶硅和介质氧化层上方及周围的绝缘介质层；介质氧化层下方与第一导电类型源区、第二导电类型体区相邻接，栅氧化层两端的下方与第二导电类型体区搭接；本实用新型通过缩短导电多晶硅的宽度，减小了输入电容Ciss和栅极电荷Qg，进而大幅降低了器件开关损耗，提升产品的品质因数。

技术领域

本实用新型涉及一种降低栅极电荷的平面栅功率器件，属于半导体器件的制造技术领域。

背景技术

众所周知，MOS器件产品在应用中，器件本身的功率损耗由导通损耗及开关损耗两部分组成，而在高压高频的工作环境中，功率损耗主要为开关损耗，开关损耗主要由器件寄生电容决定；

常规设计上，为了降低器件在高压高频工作环境中的开关损耗，即降低器件寄生电容，会导致器件导通电阻Rsp增大，即导通损耗增大；

如图1所示，以现有的N型超结平面栅MOS器件为例，导电多晶硅下方为栅氧化层，现有结构导电多晶硅的宽度较宽，且与N型源区、P型体区的交叠区域较宽，此交叠区域分别形成了MOS器件输入电容Ciss的C_gsN+、C_gsP，导电多晶硅与P型体区交叠区域为导电沟道，导电沟道是器件输入电容Ciss的重要组成部分，Ciss=Cgs+Cgd，当交叠区域较宽时，会导致产品的输入电容变大，进而Qg也会变大，进而会导致器件的开关损耗变大，影响产品的品质因数。

发明内容

本实用新型的目的是克服现有技术中存在的问题，提供一种降低栅极电荷的平面栅功率器件，通过缩短导电多晶硅的宽度，减小了输入电容Ciss和栅极电荷Qg，进而大幅降低了器件开关损耗，提升产品的品质因数。

为实现以上技术目的，本实用新型的技术方案是：一种降低栅极电荷的平面栅功率器件，包括若干个并列的元胞单元，所述元胞单元包括半导体基板，所述半导体基板包括位于上方的第一导电类型漂移区以及位于下方且与第一导电类型漂移区邻接的第一导电类型衬底，所示第一导电类型漂移区的上表面为半导体基板的第一主面；

在第一导电类型漂移区内的上部设有第二导电类型体区，在所述第二导电类型体区内的上部设有第一导电类型源区，其特征在于：在所述半导体基板的第一主面上设有导电多晶硅、位于所述导电多晶硅下方的栅氧化层、位于导电多晶硅和栅氧化层两侧的介质氧化层及包裹在导电多晶硅和介质氧化层上方及周围的绝缘介质层；所述介质氧化层下方与第一导电类型源区、第二导电类型体区相邻接，所述栅氧化层两端的下方与第二导电类型体区搭接。

进一步地，所述导电多晶硅和栅氧化层的宽度相同。

进一步地，所述绝缘介质层的下方与第一导电类型源区接触。

进一步地，在所述半导体基板的第一主面及绝缘介质层上覆盖有源极金属。

进一步地，所述第一导电类型漂移区内包括超结结构，所述超结结构由第一导电类型柱和第二导电类型柱交替排布而成，所述第二导电类型柱位于第二导电类型体区下方。

与现有的平面栅MOS器件相比，本实用新型具有以下优点：