[实用新型]沟槽肖特基半导体器件

说明书

本实用新型公开一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞并联构成，所述肖特基势垒单胞进一步包括硅片；所述沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入所述沟槽中间处；相邻肖特基势垒单胞之间的第一二氧化硅氧化层内具有一P掺杂深阱部，此P掺杂深阱部的上端延伸至第一二氧化硅氧化层的上表面，所述P掺杂深阱部的下端延伸至单晶硅外延层的下部区域，所述P掺杂深阱部的深度与沟槽的深度比例为10：（6~8）。本实用新型沟槽肖特基半导体器件加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生。

技术领域

本实用新型涉及半导体器件，特别涉及一种沟槽肖特基半导体器件。

背景技术

肖特基势垒二极管是利用金属与半导体接触形成的金属－半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N－外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N－外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽式肖特基势垒二极管整流器件被发明出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。

如何加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vdsbias），使电场曲线趋于平缓，改善漏电流的增加程度，成为本技术领域技术人员的努力方向。

发明内容

本实用新型目的是提供一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生。

为达到上述目的，本实用新型采用的技术方案是：一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞并联构成，所述肖特基势垒单胞进一步包括硅片，位于所述硅片背面的下金属层，位于所述硅片正面的上金属层，所述硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽；

所述沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入所述沟槽中间处，2个第二导电多晶硅体分别嵌入所述沟槽边缘处且位于第一导电多晶硅体两侧，位于第一导电多晶硅体中下部的第一多晶硅中下部位于沟槽内，位于第二导电多晶硅体中下部的第二多晶硅中下部位于沟槽内，所述第一多晶硅中下部、第二多晶硅中下部和单晶硅外延层之间设有第一二氧化硅氧化层；

相邻肖特基势垒单胞之间的第一二氧化硅氧化层内具有一P掺杂深阱部，此P掺杂深阱部的上端延伸至第一二氧化硅氧化层的上表面，所述P掺杂深阱部的下端延伸至单晶硅外延层的下部区域，所述P掺杂深阱部的深度与沟槽的深度比例为10：（6~8）；

位于第一导电多晶硅体上部的第一多晶硅上部位于上金属层内，且第一多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，位于第二导电多晶硅体上部的第二多晶硅上部位于上金属层内，且第二多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，所述金属连线与第一二氧化硅氧化层、第一多晶硅上部和第二多晶硅上部之间设置有一WSi₂层。

上述技术方案中进一步改进的技术方案如下：