[实用新型]一种N位数字校准误差放大电路

权利要求书

1.一种N位数字校准误差放大电路，其特征在于：包括基本误差放大器，所述基本误差放大器的正相输入端为无电流输出能力的弱电压信号；其特征在于：还包括N位数字校准电路，所述N位数字校准电路包括N位二进制电流基准和多个开关，以及校准逻辑电路；N为大于等于2的自然数；通过校准逻辑电路调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。

2.根据权利要求1所述的N位数字校准误差放大电路，其特征在于：所述基本误差放大器为基本折叠式运算放大器，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

所述差分输入对包括第九PMOS管M_P9和第十PMOS管M_P10；所述基本折叠式运算放大器的反相输入端与第九PMOS管M_P9的栅极相连，正相输入端与第十PMOS管M_P10的栅极相连；

所述电流偏置电路包括：串联的第五PMOS管M_P5和第六PMOS管M_P6，串联的第三PMOS管M_P3和第四PMOS管M_P4，串联的第一PMOS管M_P1和第二PMOS管M_P2，串联的第一NMOS管M_N1和第二NMOS管M_N2，串联的第三NMOS管M_N3和第四NMOS管M_N4；所述第一NMOS管M_N1和第三NMOS管M_N3的源极均接地；所述第四NMOS管M_N4的漏极与第四PMOS管M_P4的漏极相连；所述第二NMOS管M_N2的漏极与第二PMOS管M_P2的漏极相连，且接于基本折叠式运算放大器的输出端；所述第一PMOS管M_P1、第三PMOS管M_P3和第五PMOS管M_P5的源极均接电源VCC；

所述源极跟随器包括第三电阻R₃和第四电阻R₄；所述第九PMOS管M_P9的源极接第三电阻R3的一端，漏极接于第一NMOS管M_N1和第二NMOS管M_N2之间；所述第十PMOS管M_P10的源极接第四电阻R₄的一端，漏极接于第三NMOS管M_N3和第四NMOS管M_N4之间；所述第三电阻R₃和第四电阻R₄的另一端均与第六PMOS管M_P6的漏极相连；

所述N位数字校准电路包括串联的第七PMOS管M_P7和第八PMOS管M_P8，串联的第五NMOS管M_N5和第六NMOS管M_N6；所述第八PMOS管M_P8的漏极和第六NMOS管M_N6漏极相连，栅极与第六PMOS管M_P6的栅极相连；所述第六NMOS管M_N6的栅极与第四NMOS管M_N3的栅极相连；所述第七PMOS管M_P7的源极接电源VCC，栅极接第五PMOS管M_P5的栅极；所述第五NMOS管M_N5的源极接地，栅极通过C3开关K_C3连接到基本折叠式运算放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第九PMOS管M_P9的源极，另一方面通过C6开关K_C6连接到第十PMOS管M_P10的源极；所述基本折叠式运算放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第九PMOS管M_P9的栅极，与基本折叠式运算放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第十PMOS管M_P10的栅极，与基本折叠式运算放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第六NMOS管M_N6的漏极相连。

3.根据权利要求1所述的N位数字校准误差放大电路，其特征在于：所述基本误差放大器为标准的跨导放大器，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

所述差分输入对包括第十九PMOS管M_DP9和第二十PMOS管MP_DP10；所述跨导放大器的反相输入端与第十九PMOS管M_DP9的栅极相连，正相输入端与第二十PMOS管M_DP10的栅极相连；

所述电流偏置电路包括：第十三PMOS管M_DP3、第十二PMOS管M_DP2、第十一PMOS管M_DP1、第十一NMOS管M_DN1、第十二NMOS管M_DN2第十三NMOS管M_DN3和第十四NMOS管M_DN4；所述第十一NMOS管M_DN1、第十二NMOS管M_DN2、第十三NMOS管M_DN3和第十四NMOS管M_DN4的源极均接地；所述第十一PMOS管M_DP1的漏极与第十一NMOS管M_DN1的漏极相连，且接于跨导放大器的输出端，栅极与第十二PMOS管M_DP2的栅极和漏极相连；所述第十二NMOS管M_DN2的栅极与漏极相连且与第十一NMOS管M_DN1的栅极相连，漏极接第二十PMOS管M_DP10的漏极；所述第十三NMOS管M_DN3的漏极与第十二PMOS管M_DP2的漏极相连，栅极与第十四NMOS管M_DN4的栅极相连；所述第十四NMOS管M_DN4的漏极与栅极相连，且与第十九PMOS管M_DP9的漏极相连；所述第十三PMOS管M_DP3、第十二PMOS管M_DP2和第十一PMOS管M_DP1的源极均接电源VCC；

所述源极跟随器包括第五电阻R_D1和第六电阻R_D2；所述第五电阻R_D1的一端接第十九PMOS管M_DP9的源极，另一端接第十三PMOS管M_DP3的漏极；所述第六电阻R_D2的一端接第二十PMOS管M_DP10的源极，另一端接第十三PMOS管M_DP3的漏极；

所述N位数字校准电路包括串联的第十四PMOS管M_DP4，串联的第十五NMOS管M_DN5和第十六NMOS管M_DN6；所述第十四PMOS管M_DP4的漏极和第十六NMOS管M_DN6漏极相连，栅极与第十三PMOS管M_DP3的栅极相连，源极接电源VCC；所述第十五NMOS管M_DN5的源极接地，栅极通过C3开关K_C3连接到跨导放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第十九PMOS管M_DP9的源极，另一方面通过C6开关K_C6连接到第二十PMOS管M_DP10的源极；所述跨导放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第二十PMOS管M_DP10的栅极，与跨导放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第二十PMOS管M_DP10的栅极，与跨导放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第十六NMOS管M_DN6的漏极相连。