[实用新型]一种适用于解密机计算板的外围电路有效

专利信息
申请号: 201820847807.2 申请日: 2018-06-01
公开(公告)号: CN208506753U 公开(公告)日: 2019-02-15
发明(设计)人: 周顺风;董学松;付信高 申请(专利权)人: 济南蓝剑钧新信息科技有限公司
主分类号: G06F21/72 分类号: G06F21/72;G06F11/30
代理公司: 济南泉城专利商标事务所 37218 代理人: 赵玉凤
地址: 250002 山东省济南*** 国省代码: 山东;37
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摘要:
搜索关键词: 计算板 电源管理模块 总线驱动模块 解密芯片 外围电路 总线 解密机 电源驱动能力 温度检测单元 本实用新型 输入转换 通信连接 总线电平 控制板 分出 挂接 过热 带宽 电源 保证 隔离 输出 检测 通信
【说明书】:

本实用新型公开一种适用于解密机计算板的外围电路,包括电源管理模块和总线驱动模块,电源管理模块将12VDC输入转换为3.3VDC及1.0VDC输出,为解密芯片提供稳定的电源,总线驱动模块分出8组QSPI总线,每组总线挂接4颗ASIC,既实现了隔离又提高了电源驱动能力,保证QSPI总线电平正常,使解密芯片能够带宽充足与控制板进行通信连接,保证通信的稳定性。同时设置温度检测单元,检测计算板的温度,避免过热的情况。

技术领域

本实用新型涉及一种适用于解密机计算板的外围电路,用于为搭载了多颗解密芯片的解密机计算板提供稳定的电源供应和带宽充足的通信连接。

背景技术

解密机是指对网络密码进行破译或者密码恢复的系统,为了进行解密或者密码恢复,解密机计算板上会设置解密芯片,同时为了对多种密码系统进行高速破译,会在解密机计算板上增加解密芯片的数量。随着解密芯片数量的增加,来自控制系统的QSPI总线需要与多个解密芯片通信,导致QSPI总线上从机过多,超过总线的驱动能力范围,容易导致电平不正常,引发解密芯片端数据处理出现错误。同时,解密芯片数量过多容易导致电源供电不稳定的问题。

发明内容

本实用新型要解决的技术问题是提供一种适用于解密机计算板的外围电路,为解密芯片提供稳定的电源供应、带宽充足的通信连接,保证解密芯片的高速平稳运行。

为了解决所述技术问题,本实用新型采用的技术方案是:一种适用于解密机计算板的外围电路,所述解密机计算板上设有N颗进行密码破译的解密芯片,N为正整数,所述电路包括电源管理模块和总线驱动模块,所述电源管理模块包括主电源电路和辅助电源电路,主电源电路包括电源管理芯片TPS51621,电源管理芯片TPS51621提供不小于1V/40A的电力输出,为解密芯片核心电源Vcore供电;辅助电源电路包括电压转换芯片TLV62130和SGM2036,芯片TLV62130将12V输入转化为5V和3.3V输出,5V为TPS51621提供输出Vcore所需的驱动电源,3.3V电源同时还为计算芯片的外围电路和SGM2036芯片供电,SGM2036芯片将3.3V输入转化为1V输出,用于为解密芯片的PLL部分供电;所述总线驱动模块包括CPLD芯片,CPLD芯片的输入端连接QSPI总线,CPLD芯片的输出端分出i组QSPI总线,每组总线挂接j颗解密芯片,i、j均为正整数,且N=i*j。

本实用新型所述适用于解密机计算板的外围电路,解密机计算板上设有32颗解密芯片,电源管理模块包括8组主电源电路和辅助电源电路,每组主电源电路和辅助电源电路为4颗解密芯片供电。

本实用新型所述适用于解密机计算板的外围电路,CPLD芯片的输出端分出8组QSPI总线,每组总线挂接4颗解密芯片。

本实用新型所述适用于解密机计算板的外围电路,还包括温度控制单元,温度控制单元STC15W201S单片机和测温芯片,测温芯片与STC15W201S单片机双向通信连接,并且STC15W201S单片机与CPLD芯片相连。

本实用新型所述适用于解密机计算板的外围电路,电源管理芯片TPS51621输入两组+12V 电压, +12V电压经过第一MOS管和第二MOS管级联到地,两MOS管源极和漏极的连接处输出到Vcore并反馈至电源管理芯片TPS51621,MOS管的栅极由电源管理芯片TPS51621控制。

进一步的,第一MOS管包括MOS管Q1、Q6,第二MOS管包括MOS管Q2、Q3;第一个+12V电压连接至MOS管Q1的漏极,电源管理芯片TPS51621的DRVH2端连接MOS管Q1的栅极,电源管理芯片TPS51621的VBST2及LL2端连接至MOS管Q1的源极,VBST2及LL2端又连接至MOS管Q2的漏极,且VBST2端与MOS管Q2的漏极之间连接有串联的电阻R35、电容C26,+5V驱动电压经二极管D2连接至电阻R35与电容C26之间,电源管理芯片TPS51621的DRVL2连接MOS管Q2的栅极,MOS管Q2的源极接地,MOS管Q2的漏极经电感L1输出Vcore;

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