[实用新型]半导体存储器的奇偶校验装置及半导体存储器

说明书

本实用新型实施例公开了一种半导体存储器的奇偶校验装置及半导体存储器。奇偶校验装置包括存储控制器，提供第一信号并产生第一奇偶校验位；校验电路，与存储控制器连接以接收第一信号形成的第二信号和第一奇偶校验位；校验电路产生奇偶校验结果；输出控制电路，与存储控制器连接以接收第二信号和与第一信号同步的第一时钟信号，生成输出指令和第二时钟信号；缓存电路，与校验电路和输出控制电路连接并根据输出指令输出奇偶校验结果；输出电路，与缓存电路和输出控制电路连接，接收奇偶校验结果，根据第二时钟信号输出奇偶校验结果，以使奇偶校验结果从输出电路输出的时刻相对于第一信号延迟的时钟周期数为预设值，预设值为大于1的正整数。

技术领域

本实用新型涉及存储器技术领域，特别涉及一种半导体存储器的奇偶校验装置及半导体存储器。

背景技术

传统的动态随机存取存储器的针对命令和地址总线的奇偶校验结果，输出奇偶校验结果的方式是异步的方式，当奇偶校验结果显示出错时，只能知道是哪一段时间内的命令信号或地址总线信号在传输中出错，因此动态随机存取存储器的控制器需要将这段时间的所有命令信号或地址总线信号重新进行执行，导致动态随机存取存储器纠错的效率较低，不能适应动态随机存取存储器发展的需求。

因此，如何提高动态随机存取存储器的针对命令和地址总线的奇偶校验结果的纠错效率，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本实用新型的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

实用新型内容

有鉴于此，本实用新型实施例提供了一种半导体存储器的奇偶校验装置及半导体存储器，以至少解决背景技术中存在的技术问题。

本实用新型实施例的技术方案是这样实现的，根据本实用新型的一个实施例，提供了一种半导体存储器的奇偶校验装置，包括：

存储控制器，用于提供第一信号并根据所述第一信号产生第一奇偶校验位；

校验电路，与所述存储控制器连接以接收所述第一信号传输至所述校验电路形成的第二信号和所述第一奇偶校验位；其中，所述校验电路用于根据所述第二信号产生第二奇偶校验位，并根据所述第一奇偶校验位和所述第二奇偶校验位产生奇偶校验结果；

输出控制电路，与所述存储控制器连接以接收第二信号和与所述第一信号同步的第一时钟信号，用于根据所述第二信号和所述第二信号分别生成输出指令和第二时钟信号；

缓存电路，与所述校验电路和所述输出控制电路连接，用于存储所述奇偶校验结果，并根据所述输出指令输出所述奇偶校验结果；以及

输出电路，与所述缓存电路和所述输出控制电路连接，用于接收所述缓存电路输出的奇偶校验结果，并用于接收所述输出控制电路输出的所述第二时钟信号，以及用于根据所述第二时钟信号输出所述奇偶校验结果，以使所述奇偶校验结果从所述输出电路输出的时刻相对于所述第一信号延迟的时钟周期数为预设值，所述预设值为大于1的正整数。

作为一种可选的方式，所述输出控制电路包括：

延迟锁相环电路，与所述存储控制器连接以接收与所述第一信号同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；

其中，所述第三时钟信号比第一时钟信号提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端的时间。

作为一种可选的方式，所述延迟锁相环电路还用于使用所述第三时钟信号同步所述第二信号以形成第三信号；

所述输出控制电路还包括：

延迟电路，与所述延迟锁相环电路连接以接收所述第三信号，用于根据所述预设值将所述第三信号延迟第二时间产生第四信号；以及