[实用新型]一种有效数据检测及并行输出系统

说明书

本实用新型公开了一种有效数据检测及并行输出系统，包括有效数据检测器件、数据存储器件、数据读取器件、时钟分频器件和预配置器件，所述有效数据检测器件通过所述数据存储器件对应连接所述数据读取器件，所述时钟分频器件对应连接所述数据读取器件，所述预配置器件对应连接所述有效数据检测器件、数据存储器件、数据读取器件和时钟分频器件。该系统可自动完成有效数据筛选，避免了对所存储数据进行比对的过程，可达到快速准确获取有效数据的目的；可实现将数据分多路顺序及倒序输出，极大提高了数据处理效率。

技术领域

本实用新型涉及集成电路数据处理及自动控制技术领域，特别是一种有效数据检测及并行输出系统。

背景技术

数据处理过程中，通常需要将模拟信号进行采样、量化和编码转换处理，将其转换为作为信息传递载体的数字信号，数字信号中存在有效数据和无效数据，此时需要先筛选有效数据，再进行输出有效数据。CPU一般是以其内部运算器位数为基本数据单元长度，常有8位、16位、32位。实际数据处理过程中，数据通常是一位一位的串行输入，低速率情况下，可采用I/O口直接读取数据，利用软件将一位一位串行数据组合成一个字节或CPU的一个字，这将导致数据传输很慢。然而当系统时钟周期与CPU指令周期非常接近时，无法使用软件将串行数据转换为并行数据。并且FPGA(Field－Programmable Gate Array，现场可编程门阵列)在串并转换时使用系统时钟，而在进行多路数据并行输出时，却无法使用系统时钟作为同步时钟来控制输出多路并行数据。因此，设计一种既能对数据进行有效筛选，又能将筛选出的数据并行输出的系统是十分必要的。

实用新型内容

针对现有技术的上述缺陷，本实用新型提供一种可进行有效数据筛选并将有效数据进行并行输出的数据检测及转换系统。

本实用新型实施例采用的技术方案如下：

一种有效数据检测及并行输出系统，包括有效数据检测器件、数据存储器件、数据读取器件、时钟分频器件和预配置器件，所述有效数据检测器件通过所述数据存储器件对应连接所述数据读取器件，所述时钟分频器件对应连接所述数据读取器件，所述预配置器件对应连接所述有效数据检测器件、数据存储器件、数据读取器件和时钟分频器件。

作为优选方案，所述有效数据检测器件包括原始数据缓存单元、数据检测单元和数据输出单元，所述原始数据缓存单元通过所述数据检测单元对应连接所述数据输出单元。

作为优选方案，所述原始数据缓存单元对应连接所述预配置器件，所述数据输出单元对应连接所述数据检测单元的写使能端口、读使能端口和写地址端口。

作为优选方案，所述数据存储器件包括触发器和寄存器，所述触发器输出端对应连接所述寄存器的写使能信号端口，所述寄存器的输入端连接所述有效数据检测器件数据检测单元的写地址端口和数据输出单元的数据输出端口。

作为优选方案，所述触发器的输出端口通过反相器对应连接输入端口。

作为优选方案，所述寄存器至少由720个字节的存储单元构成。

作为优选方案，所述数据读取器件包括有效数据缓存单元和模式控制单元，所述模式控制单元对应连接所述时钟分频器件和所述数据读取器件的读地址端口，所述数据读取器件的读使能信号端口连接所述有效数据检测器件的输出端口和所述数据存储器件的输入端口。

作为优选方案，所述有效数据缓存单元使用非阻塞赋值方式输入数据。

作为优选方案，所述数据读取器件的读地址端口对应连接所述数据存储器件寄存器输入端口。

作为优选方案，所述时钟分频器件由计数器构成。