[实用新型]一种DDS信号源时钟发生电路及信号源

说明书

本实用新型涉及一种DDS信号源时钟发生电路，所述时钟发生电路包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。通过上述方案，克服生成的波形在每个周期的起始点不一致的缺点。

技术领域

本实用新型属于信号源领域，具体涉及一种DDS信号源时钟发生电路及信号源。

背景技术

目前，对于直接数字式频率合成器DDS(Direct Digital Synthesizer)类信号源，基本采用时钟固定和采样率固定的方式产生所需的波形，固定的时钟和固定采样率优点是实现技术相对较简单，成本较低。但缺点是产生周期性的信号时，由于DDS本身的原因，当相位累加到最大值，存在相位溢出的情况，导致每个周期的信号不能同时从同一个点开始产生，主要表现在采样率和波形频率不能整除的时候最为明显，当产生的是采样率和波形频率不能整除的脉冲波的情况下，在示波器上观察生成的脉冲波的波形，可以观察到脉冲波除了触发边沿外，其他边沿存在一个采样率周期的抖动的情况。

实用新型内容

针对上述问题，本实用新型的目的是提供一种DDS信号源时钟发生电路及信号源，以克服生成的波形在每个周期的起始点不一致的缺点。

为实现上述目的，本实用新型采取以下技术方案：

本实用新型中的一种DDS信号源时钟发生电路，包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。

上述DDS信号源时钟发生电路，优选的，所述时钟发生电路包括：第二DAC模块，用于接收根据整数时钟信号所产生的数据并进行数模转换。

上述DDS信号源时钟发生电路，优选的，所述方波信号的占空比为50％。

上述DDS信号源时钟发生电路，优选的，所述正弦波信号的频率为1/8的第一参考频率。

上述DDS信号源时钟发生电路，优选的，所述第一DDS模块进一步包括：相位累加器，相位累加值寄存器以及只读存储器,所述相位累加器对频率控制字进行累加，所述相位累加值寄存器用于缓存相位值，同时将所述相位值反馈至所述相位累加器以累加下一个相位值，所述只读存储器用于存储正弦波数字化后的波形数据。

上述DDS信号源时钟发生电路，优选的，所述PLL模块为数字锁相环。

本实用新型中的一种信号源，包括：如上所述的DDS信号源时钟发生电路。

本实用新型中的一种DDS信号源时钟发生电路及信号源满足生成的波形在每个周期的起始点能保持一致而产生稳定的数据输出，最终解决常规的DDS类信号源所带来的缺陷。

附图说明

图1是本实用新型实施例提供一种DDS信号源时钟发生电路的示意图；

图2是本实用新型实施例所提供的第一DDS模块的结构示意图。

具体实施方式