[实用新型]一种维持固定脉冲的时钟同步电路

说明书

本实用新型涉及一种维持固定脉冲的时钟同步电路，包括外部时钟处理模块和振荡器模块，外部时钟处理模块包括施密特触发器、上升沿检测单元、外部时钟检测单元和第一RS触发器，施密特触发器、上升沿检测单元、外部时钟检测单元、第一RS触发器的输入端和输出端顺次连接，振荡器模块包括上升沿标识信号产生单元、下降沿标识信号产生单元和振荡信号产生单元，上升沿标识信号产生单元和下降沿标识信号产生单元的输出端连接振荡信号产生单元的输入端，上升沿标识信号产生单元的输入端和下降沿标识信号产生单元的输入端连接振荡信号产生单元的输出端。本电路保证时钟脉冲宽度不变，适用于开关电源电路。

技术领域

本实用新型涉及一种时钟同步电路，具体地说是一种用于开关电源PWM控制的维持固定脉冲的时钟同步电路，属于集成电路技术领域。

背景技术

对于传统时钟同步电路，当无外部时钟接入即V_sync＝0时，内部振荡器自振产生时钟信号OSC，具体输入输出波形图如图1所示。当接入外部时钟V_sync同步时，时钟信号OSC 的脉宽会与外部时钟保持一致，不能保持恒定，具体输入输出波形图如图2所示。在开关电源的PWM控制电路中常包含有传统时钟同步电路，如图3所示为一种BUCK型开关电源的PWM控制原理图，可看到时钟信号OSC和占空比信号V_duty分别作为图3所示原理图中第一RS触发器的置位和复位信号。由伏秒定律V_ON*t_ON＝V_OFF*t_OFF得出，BUCK型开关电源 PWM控制信号V_pwm的占空比为可见D由输出输入的比值决定且与其他内部信号无关。然而，对于其中的时钟同步电路，如果接入的外部时钟使得时钟信号OSC的脉宽很大时，将使得V_pwm的占空比D同时受时钟信号OSC和占空比信号V_duty的控制，具体参见附图4所示。

实用新型内容

本实用新型正是针对现有时钟同步电路中存在的时钟信号不同步的问题，提供一种维持固定脉冲的时钟同步电路，该电路整体结构设计巧妙，可有效保证时钟同步电路的脉冲固定且不受外接时钟影响。

为了实现上述目的，本实用新型采用的技术方案为，一种维持固定脉冲的时钟同步电路，包括外部时钟处理模块和振荡器模块，所述外部时钟处理模块包括施密特触发器、上升沿检测单元、外部时钟检测单元和第一RS触发器，所述施密特触发器的输入端引出作为外部时钟处理模块的信号输入端，施密特触发器的输出端连接上升沿检测单元的输入端，上升沿检测单元的输出端连接外部时钟检测单元的输入端，外部时钟检测单元的输出端连接第一RS 触发器的输入端，第一RS触发器的输出端引出作为外部时钟处理模块的信号输出端；

所述振荡器模块包括上升沿标识信号产生单元、下降沿标识信号产生单元和振荡信号产生单元，所述外部时钟处理模块的信号输出端连接上升沿标识信号产生单元的外接时钟控制端，上升沿标识信号产生单元的输出端和下降沿标识信号产生单元的输出端连接振荡信号产生单元的输入端，上升沿标识信号产生单元的输入端和下降沿标识信号产生单元的输入端连接振荡信号产生单元的输出端，振荡信号产生单元的输出端引出作为振荡器模块的信号输出端，振荡器模块的信号输出端输出时钟信号OSC。

作为本实用新型的一种改进，所述上升沿检测单元包括第三反相器、第三电容、第一与非门、第四反相器，第三反相器的输入端引出作为上升沿检测单元的输入端，第三反相器的输出端连接第一与非门的一个输入端，第一与非门的另一个输入端连接第三反相器的输入端，第三电容的一端连接在第三反相器的输出端，第三电容的另一端接地，第一与非门的输出端连接第四反相器的输入端，第四反相器的输出端引出作为上升沿检测单元的输出端。