[发明专利]一种应用于FPGA的数据解压缩方法、成像设备和汽车

说明书

本申请提供了一种应用于FPGA的数据解压缩方法、成像设备和汽车，其中，该方法包括：获取压缩数据和压缩系数；判断压缩系数的位数m大于预设的固定值n时，将压缩系数右移m减n位得到的数据确定为第一数据；判断压缩系数的位数m小于或等于固定值n时，将压缩系数确定为第一数据；在预先建立的查找表中查找第一数据对应的第二数据；其中，查找表包含二进制的n位0至n位1中每个正整数的倒数左移s位得到的二进制的第二数据；将第一数据对应的第二数据右移m减n位得到的数值确定为第三数据；将压缩数据与第三数据进行乘法运算，得到解压缩数据。本申请具有既能获得满足用户需求的解压缩数据，又能确保处理速度高效的优点。

技术领域

本申请属于图像处理技术领域，尤其涉及一种应用于FPGA的数据解压缩方法、成像设备和汽车。

背景技术

在音频、视频传输领域，为了节省传输带宽，发送端在传输数据之前一般需要对数据进行压缩处理，接收端收到数据后再进行解压缩处理。其中，解压缩处理一般是压缩处理的逆运算。

例如，现有的图像传输一般是对原始图像进行压缩处理之后再进行传输，在压缩处理的时候，一般是采用乘法操作。相应的，在图像数据传输后进行恢复显示的过程中，就需要进行除法运算，从而恢复出原始图像。

现场可编程门阵列(Field Programmable Gate Array，FPGA)具有开发周期短、制造成本低、配置灵活、处理速度快等优点，被广泛应用于数字信号处理领域。

发明内容

FPGA虽然具有强大的数据处理性能，但是现有的FPGA在除法运算中存在诸多缺点，例如，现有的FPGA一般采用如下方式进行除法运算：

1)使用开发软件中提供的除法器IP核：这种方式需要利用FPGA开发平台自带的除法器IP核，在工程中直接调用IP核实现除法运算，然而，这种除法运算的时延比较高，例如，对于被除数24位、除数32位、余数25位的除法器，一般存在51个时钟的时延；

2)查表：这种方式需要事先将所有数据对应的倒数存储在FPGA内部，当进行除法运算的时候，采用查表的方式查找到数据对应的倒数，但对于位数较多的数据，查找表的方式会占用过多的资源，且位数越多，占用资源越大；

3)自行开发写除法器：这种方式需要工程师自行开发除法器，需要进行移位、加法等运算，且延时也会根据位数不同而不同，存在开发时间长，稳定性差等缺点。

FPGA在除法运算中的上述诸多缺点导致利用FPGA执行涉及除法运算的数据解压缩处理时，存在延时高、占用资源多、开发周期长等问题。

鉴于上述问题，本申请提供一种克服上述问题或者至少部分地解决上述问题的一种应用于FPGA的数据解压缩方法、成像设备和汽车。

在本申请实施方式的第一方面中，提供了一种应用于FPGA的数据解压缩方法，包括：

获取压缩数据和压缩系数；其中，所述压缩数据是原始数据与右移s位的所述压缩系数经过乘法运算得到的数据；所述压缩数据、原始数据、压缩系数均为二进制数据，且压缩系数为m位；

判断压缩系数的位数m大于预设的固定值n时，将所述压缩系数右移m减n位得到的数据确定为第一数据；判断压缩系数的位数m小于或等于所述固定值n时，将所述压缩系数确定为第一数据；其中，m、n、s均为正整数；

在预先建立的查找表中查找所述第一数据对应的第二数据；其中，所述查找表包含二进制的n位0至n位1中每个正整数的倒数左移s位得到的二进制的第二数据；

将所述第一数据对应的第二数据右移m减n位得到的数值确定为第三数据；

将所述压缩数据与所述第三数据进行乘法运算，得到解压缩数据。