[发明专利]非易失性三维半导体存储器的核壳栅电极及其制备方法

说明书

本发明公开了一种非易失性三维半导体存储器的核壳栅电极及其制备方法，所述核壳栅电极包括从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列，每个所述核壳栅电极单元为柱状结构，由内核金属柱和中空金属外壳构成；同一列所述核壳栅电极单元下表面连接同一字线，上表面连接同一控制栅层；所述内核金属柱采用具有良好电导率和热导率的金属材料，保证了器件的电学特性；所述中空外壳采用电致伸缩随尺寸变化较小且导电率较高的材料，有效避免了电极连接处发生熔断，从而提高了非易失性三维半导体存储器的使用性能。

技术领域

本发明属于微电子器件技术领域，更具体地，涉及一种非易失性三维半导体存储器的核壳栅电极及其制备方法。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要，对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的，尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应以及散热等问题。

作为克服这种二维极限的替代，三维半导体存储器被提出。三维半导体存储器，可以利用更低制造成本的工艺得到高可靠性的器件性能。在三维NAND(not and，非并)型存储器中，BiCS(Bit Cost Scalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且首次发布在2007年的VLSI技术摘要年会中。非易失性半导体存储器采用BiCS技术后，不仅使得此存储器具有三维结构，也使得数据存储位的减少与层架的堆叠层数成正比。但随着堆叠层数的不断上升，器件设计中仍有许多问题需要解决。

其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计，因此在具有BiCS的三维NAND存储器中，需通过设计台阶状的控制栅层连接栅电极和堆叠的存储单元，而随着堆叠层数不断升高，特征尺寸不断缩小，连接字线和控制删层的栅电极的高度逐渐增加且横截尺寸不断缩小，造成导电金属比表面积增大，表面空间电荷分布更为窄小，影响整体金属特性，在较高的操作电压下反复的擦写过程中，容易在上述比表面积增大的电极连接处产生显著的电致伸缩应力以及较大热应力，使金属电极连接端口发生熔断，最终造成三维NAND器件失效。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种非易失性三维半导体存储器的核壳栅电极及其制备方法，旨在解决现有技术中超高层堆叠的非易失性三维半导体存储器栅电极尺寸不断缩小后，普通金属材料在反复外加高压后由于比表面积过高，产生较大的电致伸缩应力，造成电极连接处发生熔断，导致存储器失效的问题。

为实现上述目的，本发明一方面提供了一种非易失性三维半导体存储器的核壳栅电极的制备方法，包括：

(1)制备核壳栅电极单元阵列；

(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底上形成单通的多孔氧化铝模板；

(1.2)通过沉积第一种金属材料，在所述多孔氧化铝模板的孔壁间形成m行n列从矮到高呈阶梯分布的中空的金属外壳；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为正整数；

(1.3)通过沉积第二种金属材料，在每个所述中空的金属外壳内形成与对应外壳等高的m行n列内核金属柱，所述内核金属柱与中空的金属外壳共同组成核壳栅电极单元；

(1.4)去掉所述多孔氧化铝模板，形成从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列；

(2)制备第一层控制栅层并与最矮的核壳栅电极单元连接；