[发明专利]定时控制器、包括其的调制解调器芯片和集成电路

说明书

一种调制解调器芯片包括：处理器，被配置为生成指令；定时控制器，被配置为在指令的执行时间分别生成与指令相对应的控制信号；以及多个知识产权块，每个被配置为响应于控制信号中的对应的控制信号进行操作。定时控制器包括：堆排序电路，被配置为使用执行时间、基于堆排序、根据指令的执行次序对指令进行排序；参考计数器，被配置为生成参考时间；以及信号生成器，被配置为当参考时间匹配指令当中具有最高执行次序的当前指令的执行时间时生成与当前指令相对应的控制信号。

对相关申请的交叉引用

本申请要求于2017年12月26日提交的第10-2017-0180039号韩国专利申请以及于2018年10月10日提交的第10-2018-0120607号韩国专利申请的优先权，其公开通过引用被整体合并于此。

技术领域

本发明构思的示例性实施例涉及一种半导体集成电路，并且更具体地涉及一种基于堆排序(heap sorting)的实时定时控制器、包括其的调制解调器芯片以及包括实时定时控制器的集成电路。

背景技术

诸如调制解调器芯片之类的数字芯片集包括在准确的时间控制数个内部硬件的定时控制器。

尽管基于出现在数个内部硬件的事件之间的时间差(例如，增量(delta)时间)进行操作的定时控制器可以具有简单的电路配置，但向定时控制器提供指令的处理器(例如，中央处理单元(CPU))典型地具有复杂的电路配置，其收集事件并且对事件排序、生成对应于事件的指令，以及根据执行次序顺序地向定时控制器提供所生成的指令。由于处理器的复杂的电路配置，所以处理器的工作负荷和功耗较大。

替换地，基于每个事件的绝对时间(与增量时间相反)进行操作的定时控制器将指令存储在其内部寄存器中，并且将每一个指令的执行时间与参考时间相比较，因此造成定时控制器的电路复杂度和占用面积的增加。

发明内容

本发明构思的示例性实施例提供一种定时控制器、一种包括其的调制解调器芯片以及一种包括定时控制器的集成电路，借此，处理器的工作负荷被减小，并且硬件的复杂度被降低。

根据本发明构思的示例性实施例，一种调制解调器芯片包括：处理器，被配置为生成包括不同的执行时间的指令；定时控制器，被配置为接收指令并且在指令的执行时间分别生成与指令相对应的控制信号；以及多个知识产权(IP)块，每个被配置为响应于控制信号中的对应的控制信号来操作。定时控制器包括：堆排序电路，被配置为使用执行时间、基于堆排序、根据指令的执行次序对指令进行排序；参考计数器，被配置为通过对时钟信号进行计数来生成参考时间；以及信号生成器，被配置为将参考时间与指令当中具有最高执行次序的当前指令的执行时间相比较，并且当参考时间匹配当前指令的执行时间时生成与当前指令相对应的控制信号。

根据本发明构思的示例性实施例，一种集成电路包括处理器、包括堆排序电路的定时控制器，以及多个功能块。处理器被配置为在不同的时间输出多个指令，每个指令包括执行时间。堆排序电路被配置为对在不同的时间从处理器接收到的多个指令以从最早执行时间到最迟执行时间的次序进行排序。当参考时间达到多个指令当中具有最早执行时间的指令的执行时间时，定时控制器被配置为生成与指令相对应的至少一个控制信号。多个功能块中的每一个被配置为响应于由定时控制器生成的控制信号中的对应的控制信号来操作。

根据本发明构思的示例性实施例，一种定时控制器包括接口电路、指令缓冲器、堆排序电路、参考计数器和信号生成器。接口电路被配置为从处理器顺序地接收多个指令，每个指令包括执行时间。指令缓冲器被配置为存储多个指令中具有相对早的执行时间的一个或多个指令。堆排序电路被配置为使用执行时间、基于堆排序、根据执行次序对多个指令中除一个或多个指令之外的指令进行排序并且将排序的指令存储在存储区中。参考计数器被配置为通过对时钟信号进行计数来生成参考时间。信号生成器被配置为从指令缓冲器接收一个或多个指令中具有最早执行时间的指令作为当前指令，并且当参考时间达到当前指令的执行时间时，生成表示与当前指令相对应的功能块的操作时间的控制信号。

附图说明