[发明专利]一种时序路径的spice仿真方法

说明书

一种时序路径的spice仿真方法，包括以下步骤：对时序路径进行多输入单元的检测；断开多输入单元与capture分支的连接或与launch分支的连接；克隆与所述多输入单元相同的单元，生成克隆单元并连接到capture分支或launch分支上；生成launch分支的电路网表和capture分支的电路网表；对时序路径进行spice仿真。本发明的一种时序路径的spice仿真方法，提高了spice仿真在时序验证中的易用性和稳定性，可以准确有效地对整条时序路径进行spice仿真。

技术领域

本发明涉及EDA设计技术领域，特别是涉及一种spice仿真方法。

背景技术

在集成电路设计的过程中，时序的分析及sign-off通常使用STA来完成，但是在工艺越来越先进的情况下，STA的结果会变得不合理，尤其是不能准确的反应出工艺的偏差，从而会影响到整个芯片设计周期以及最终产品的良率。与此对应，越来越多的工程师采用spice仿真的方式来完成时序的分析以及sign-off。通过对关键路径的仿真来确保时序的质量，此外还可以在任意电压和温度下仿真，准确性及灵活性方面较STA方式都有优势。

然而，现有的spice仿真也有明显不足，如普遍速度慢，需要的spice 网表不容易产生，对复杂的电路拓扑结构需要设置复杂的信号源与测量条件等。尤其是第三项，当关键路径中包含多输入单元时，为模拟电路真实工作场景，需要设置多周期时钟信号及测量条件，由此增加了仿真的时间复杂度，在一定程度上提高了spice仿真应用的难度。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种时序路径的spice仿真方法，对于时序路径中包含多输入单元，将仿真所需的时间复杂度转化为空间复杂度，从而可以用简单可靠的信号源，准确有效地对整条时序路径进行spice仿真。

为实现上述目的，本发明提供的一种时序路径的spice仿真方法，包括以下步骤：

包括以下步骤：

对时序路径进行多输入单元的检测；

断开多输入单元与capture分支的连接或与launch分支的连接；

克隆与所述多输入单元相同的单元，生成克隆单元并连接到capture分支或launch分支上；

生成launch分支的电路网表和capture分支的电路网表；

对时序路径进行spice仿真。

进一步地，所述对时序路径进行多输入单元的检测的步骤，包括，检测所述launch分支的每一个单元，如果与所述capture分支有连接关系，则所述单元为多输入单元。

进一步地，所述断开多输入单元与capture分支的连接或与launch分支的连接的步骤，进一步包括，在所述多输入单元与capture分支或与launch分支的断开处连接直流偏压。

更进一步地，所述克隆单元与launch分支或与capture分支的连接处连接直流偏压。

为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行如上文所述的spice仿真方法的步骤。

为实现上述目的，本发明还提供一种仿真设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行如上文所述的spice仿真方法的步骤。

本发明的一种时序路径的spice仿真方法，具有以下有益效果：

1）在spice仿真中可以采用简单的时钟信号沿，得到与原电路相同的电学仿真结果，从而大大提高了spice 仿真的易用性。