[发明专利]记忆体装置

说明书

一种记忆体装置，包含第一、第二记忆体阵列、第一、第二位元线驱动电路、第一、第二字元线驱动电路、读写电路、控制器以及第一、第二参考驱动电路。第一、第二记忆体阵列包含多个记忆体单元。第一、第二位元线驱动电路用以解译记忆体位元地址并驱动位元线。第一、第二字元线驱动电路用以解译记忆体字元地址并驱动字元线。读写电路用以读取、写入或重置记忆体单元。控制器用以切换第一、第二记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。第一、第二参考驱动电路用以驱动参考行。本实施可依据需求调整至单记忆体单元模式或双记忆体单元模式。

技术领域

本揭示内容是关于一种记忆体装置，特别是关于一种相变记忆体的记忆体装置。

背景技术

于记忆体技术中，忆阻性记忆体包含相变化记忆体(Phase change memory，PCM)，其可通过本身材料的晶相变化改变元件电阻值，以电阻值的变化储存信息，当记忆元件中的材料为结晶态时，其呈现低电阻值，反之，当为非结晶态时，其呈现高电阻值，借以储存如“1”或“0”的数据。

在现有的技术中，于读取记忆体装置中的记忆体单元的数据时，是透过将单个记忆体单元开启，并将与单个记忆体单元相对应的电流与参考电流进行比较，以判断出单个记忆体单元中所储存的数据是“1”或“0”。然而，以电流值进行比对可能会因为偏压的不同而造成误差，再者，以单个记忆体单元进行数据读取的判断容易造成误差。

详细而言，请参照图1。现有技术中，行解码电路(row decoder)与列解码电路(column decoder)位于记忆阵列(cell array)的周边，读写电路(R/W circuit)位于列解码电路的周边，其包含用于读取位元数据的感测放大器(sense amplifier)，在读取忆阻性记忆体元件时，是以感测放大器比较所读取记忆元件的电流与参考电流的大小，以决定记忆元件所存的数据为“1”或“0”。现有记忆体架构会有至少如下两个主要问题：(1)参考电路位于读写电路里，一般是用晶体管来产生一参考电流，该晶体管所在的位置与记忆单元(cell)所在的位置差距过大，不同记忆单元的位置所产生的电流大小有些微小差异，其致使该参考电流所设定的值，对判读记忆单元的数据为“1”或“0”有不同的杂讯边限(noisemargin)，无法产生记忆体最佳效果。再者，参考电流是由晶体管产生，忆阻性记忆单元的电流是由跨接于记忆单元上的电阻大小而定。记忆单元电阻制程上的变动机制与晶体管不同，因此参考电流不能够精准的适应性地配合记单记忆单元的变动。(2)现有技术中因读写电路位于列解码电路的周边，读取记忆体单元时(cell)，由于位元线的负载效应(loadingeffect)，距离读取电路最远距离的记忆单元的读取速度最慢，而整个记忆体的规格速度就由该最慢速的记忆单元所限制。

发明内容

本揭示内容的一态样为一种记忆体装置，包含第一记忆体阵列、第二记忆体阵列、第一位元线驱动电路、第二位元线驱动电路、第一字元线驱动电路、第二字元线驱动电路、读写电路、控制器以及第一参考驱动电路、第二参考驱动电路。第一记忆体阵列包含多个第一记忆体单元。第二记忆体阵列包含多个第二记忆体单元。第一位元线驱动电路用以解译第一记忆体位元地址并驱动第一位元线。第二位元线驱动电路用以解译第二记忆体位元地址并驱动第二位元线。第一字元线驱动电路用以解译第一记忆体字元地址并驱动第一字元线。第二字元线驱动电路用以解译第二记忆体字元地址并驱动第二字元线。读写电路耦接于第一位元线驱动电路以及第二位元线驱动电路，用以读取、写入或重置第一记忆体单元与第二记忆体单元。控制器用以切换第一记忆体阵列与第二记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。第一参考驱动电路用以驱动一第一参考行，参考行包含多个第一参考单元，第一参考行与多个第一参考单元位于第一记忆体阵列里。第二参考驱动电路用以驱动第二参考行，参考行包含多个第二参考单元，第二参考行与多个第二参考单元位于第二记忆体阵列里。