[发明专利]半导体器件结构及其制作方法

说明书

本发明提供一种半导体器件结构及其制作方法，半导体器件结构包括：衬底；第一晶体管，悬空于衬底之上；第二晶体管，悬空于衬底之上，且与第一晶体管具有间距；第一字线，位于第一栅极外围，且与第一栅极接触连接；第二字线，位于第二栅极外围，且与第二栅极接触连接；位线，与第一漏极电连接；源极线，与第二源极电连接。本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件结构单位面积下的存储容量。

技术领域

本发明属于集成电路设计制造，特别是涉及一种半导体器件结构及其制作方法。

背景技术

现有的非易失存储器(NOR)广泛应用于主控芯片、汽车电子及工控领域，主要用于存储芯片运行程序和关键数据。随着工艺制程的不断演变，内嵌存储器芯片处于成本及容量的考虑，也在同步的进行缩减；但由于寄生效应、读取干扰及耦合效应等问题制约着平面结构存储器单元格的缩小。同时，现有的平面结构存储器存在存储容量较小、可靠性差及读写擦除速率较慢等问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制作方法，用于解决现有技术中的平面结构存储器存在的存储容量较小、可靠性差及读写擦除速率较慢等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：

衬底；

第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：

第一沟道，悬空于所述衬底之上；

第一栅氧化层，包围于所述第一沟槽外围；

第一栅介质层，包围于所述第一栅氧化层外围；

第二栅氧化层，包围于所述第一栅介质层外围；

第一栅极，包围于所述第二栅氧化层外围；

第一源极及第一漏极，分别连接于所述第一沟道的两端；

第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管包括：

第二沟道，悬空于所述衬底之上，且与所述第一沟道具有间距；

第二栅介质层，包围于所述第二沟道外围；

第二栅极，包围于所述第二栅介质层外围；

第二源极及第二漏极，分别连接于所述第二沟道的两端，且所述第二漏极与与其相邻的所述第一源极电连接；

第一字线，位于所述第一栅极外围，且与所述第一栅极接触连接；

第二字线，位于所述第二栅极外围，且与所述第二栅极接触连接；

位线，与所述第一漏极电连接；

源极线，与所述第二源极电连接。

可选地，所述第一沟道及所述第二沟道均包括纳米片。

可选地，所述第一栅氧化层、所述第一栅介质层及所述第二栅氧化层的总厚度介于50埃～150埃之间。

可选地，所述第一沟道的横截面形状包括圆角矩形，所述第二沟道的横截面形状包括圆角矩形。

可选地，所述第一沟道的掺杂类型与所述第一源极的掺杂类型及所述第一漏极的掺杂类型相同；所述第二沟道的掺杂类型与所述第二源极的掺杂类型及所述第二漏极的掺杂类型相同。