[发明专利]异步脉冲同步器

说明书

本发明提供了一种异步脉冲同步器，包括：输入逻辑单元，亚稳态消除单元和输出逻辑单元；所述输入逻辑单元用于将输入时钟域的脉冲信号展平为电平信号，其中包括一个异或门和一个D触发器；所述的亚稳态消除单元包括三个D触发器；所述的输出逻辑单元用于将输出时钟域的电平信号转化为脉冲信号，其中包括一个异或门和一个D触发器。本发明在数字电路跨时钟域设计中可以完成将一个时钟域的脉冲信号转化为另一个异步时钟域的脉冲信号，并且能防止信号在同步过程中出现的亚稳态。

技术领域

本发明属于数字电路领域，尤其是涉及一种数字电路中异步脉冲同步器。

背景技术

随着当前SOC设计复杂度的增加，多时钟域设计问题是当前SOC设计不可避免的问题。如果设计时没有将逻辑想清楚，这个问题只有在后仿真阶段才可以发现，这样就会增加设计迭代次数，延长了设计周期。

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

目前，最常用的使用多级寄存器采样来消除亚稳态，这种模型第一级寄存器产生亚稳态后，第二级寄存器稳定输出概率为90％，第三级寄存器稳定输出的概率为99％。

发明内容

有鉴于此，本发明旨在提出一种异步脉冲同步器，可以将一个时钟域的脉冲信号转化为另一个异步时钟域的脉冲信号，并且能防止信号在同步过程中出现的亚稳态。

为达到上述目的，本发明的技术方案是这样实现的：

异步脉冲同步器，包括：

输入逻辑单元，包括第一异或门和第一D触发器，所述第一异或门的输入端一端与输入脉冲相连，另一端与第一D触发器输出端Q相连；所述第一D触发器的输入端D与第一异或门的输出端相连；

亚稳态消除单元，包括多级串联的D触发器，亚稳态消除单元的输入端连接第一D触发器输出端Q；

输出单元，包括第二异或门和第五D触发器，所述第五D触发器的输入端D与亚稳态消除单元的输出端相连，第二异或门的输入端一端与亚稳态消除单元的输出端相连，另一端与第五D触发器输出端Q相连，输出为输出时钟域下的脉冲信号。

进一步的，所述输出单元还包括第六D触发器，第六D触发器的输入端连接第二异或门的输出端，输出为输出时钟域下的脉冲信号。

进一步的，所述第一D触发器的时序输入端支持任意频率相位的输入时钟clk_s，亚稳态消除单元的D触发器和输出单元的D触发器的时序输入端支持任意频率相位的输出时钟clk_d。

相对于现有技术，本发明具有以下优势：

本发明在数字电路跨时钟域设计中可以完成将一个时钟域的脉冲信号转化为另一个异步时钟域的脉冲信号，并且能防止信号在同步过程中出现的亚稳态。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明一种实施方式异步脉冲同步器的电路图；

图2为本发明另一种实施方式异步脉冲同步器的电路图；

图3为本发明实施例异步脉冲从高频到低频同步过程波形图；

图4为本发明实施例异步脉冲从低频到高频同步过程波形图。

具体实施方式