[发明专利]一种三维有结半导体存储器件及其制造方法在审

专利信息
申请号: 201811571899.7 申请日: 2018-12-21
公开(公告)号: CN111354738A 公开(公告)日: 2020-06-30
发明(设计)人: 肖德元;张汝京 申请(专利权)人: 芯恩(青岛)集成电路有限公司
主分类号: H01L27/11578 分类号: H01L27/11578;H01L27/11582
代理公司: 上海光华专利事务所(普通合伙) 31219 代理人: 刘星
地址: 266000 山东省青岛市*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 三维 半导体 存储 器件 及其 制造 方法
【权利要求书】:

1.一种三维有结半导体存储器件的制造方法,其特征在于,包括以下步骤:

提供一衬底,形成多个从所述衬底往上延伸的垂直沟道结构,所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层,且所述垂直沟道结构的最上面一层为所述源漏材料层,所述源漏材料层包括p型多晶硅,所述沟道材料层包括n型多晶硅;

形成多个在垂直方向上堆叠的栅极层,每一个所述栅极层分别与一层所述沟道材料层连接,相邻所述栅极层之间通过绝缘层隔离。

2.根据权利要求1所述的三维有结半导体存储器件的制造方法,其特征在于,形成所述垂直沟道结构包括以下步骤:

形成复合叠层结构于所述衬底上,所述复合叠层结构包括在垂直方向上交替堆叠的绝缘层与N型重掺杂多晶硅牺牲层,且所述复合叠层结构的最上面一层为所述绝缘层;

形成沟道孔于所述复合叠层结构中,所述沟道孔自所述复合叠层结构顶面开口,并往下延伸至所述衬底表面;

形成p型多晶硅于所述沟道孔内;

进行加热处理,将所述p型多晶硅接触所述N型重掺杂多晶硅牺牲层的部位转变为n型掺杂的所述沟道材料层,所述沟道材料层上方及下方的所述p型多晶硅分别构成所述源漏材料层。

3.根据权利要求2所述的三维有结半导体存储器件的制造方法,其特征在于:所述p型多晶硅未填满所述沟道孔,所述p型多晶硅在所述沟道孔中构成中空管结构,进行所述加热处理之前,还包括在所述沟道孔中剩余的空间填充绝缘材料的步骤。

4.根据权利要求2所述的三维有结半导体存储器件的制造方法,其特征在于:所述p型多晶硅填满所述沟道孔,所述p型多晶硅在所述沟道孔中构成实心柱结构。

5.根据权利要求2所述的三维有结半导体存储器件的制造方法,其特征在于,还包括刻蚀所述复合叠层结构,以在所述复合叠层结构的至少一侧形成阶梯台阶结构的步骤。

6.根据权利要求5所述的三维有结半导体存储器件的制造方法,其特征在于:所述阶梯台阶结构的台阶台面暴露出所述绝缘层的部分表面。

7.根据权利要求5所述的三维有结半导体存储器件的制造方法,其特征在于:利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层及多个所述N型重掺杂多晶硅牺牲层,得到所述阶梯台阶结构。

8.根据权利要求2所述的三维有结半导体存储器件的制造方法,其特征在于:还包括形成字线切口于所述复合叠层结构中的步骤,所述字线切口自所述复合叠层结构顶面开口,并往下延伸至所述衬底表面,所述字线切口将多个从所述垂直沟道结构分隔为多组。

9.根据权利要求2所述的三维有结半导体存储器件的制造方法,其特征在于:采用导电层替换所述N型重掺杂多晶硅牺牲层以得到所述栅极层。

10.根据权利要求1所述的三维有结半导体存储器件的制造方法,其特征在于:还包括形成信息储存层的步骤,所述信息储存层位于所述沟道材料层与所述栅极层之间。

11.根据权利要求10所述的三维有结半导体存储器件的制造方法,其特征在于:所述信息储存层还位于所述绝缘层与所述栅极层之间。

12.根据权利要求10所述的三维有结半导体存储器件的制造方法,其特征在于:所述信息储存层包括隧穿介电层、电荷俘获层及高K介电层,所述隧穿介电层连接于所述沟道材料层,所述高K介电层连接于所述栅极层,所述电荷俘获层位于所述隧穿介电层与所述高K介电层之间,所述高K介电层的介电常数K大于4。

13.根据权利要求10所述的三维有结半导体存储器件的制造方法,其特征在于:还包括形成位线接触及位线的步骤,所述位线接触连接于最上层的所述源漏材料层,所述位线连接于所述位线接触上方。

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