[发明专利]浅沟槽隔离结构及其形成方法在审
| 申请号： | 201811547160.2 | 申请日： | 2018-12-18 |
| 公开（公告）号： | CN109637973A | 公开（公告）日： | 2019-04-16 |
| 发明（设计）人： | 田俊;黄永彬;王永刚 | 申请（专利权）人： | 德淮半导体有限公司 |
| 主分类号： | H01L21/762 | 分类号： | H01L21/762;H01L27/146;H01L27/02 |
| 代理公司： | 上海领洋专利代理事务所(普通合伙) 31292 | 代理人： | 吴靖靓 |
| 地址： | 223300 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 浅沟槽 像素区 逻辑区 浅沟槽隔离结构 衬底 半导体 刻蚀阻止层 硬掩膜层 去除 填充绝缘介质 衬垫氧化层 高度差 刻蚀 填充 | ||
1.一种浅沟槽隔离结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上依次形成有衬垫氧化层和硬掩膜层，所述半导体衬底包括像素区和逻辑区，且所述像素区和逻辑区都形成有浅沟槽；
在所述像素区的浅沟槽内填充刻蚀阻止层；
进一步刻蚀所述逻辑区的浅沟槽至设计深度；
去除所述像素区的浅沟槽内的刻蚀阻止层；
在所述像素区和逻辑区的浅沟槽内填充绝缘介质，再去除所述硬掩膜层。
2.如权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，在所述像素区的浅沟槽内填充刻蚀阻止层包括：
在所述像素区和逻辑区的浅沟槽内以及硬掩膜层上形成刻蚀阻止层；
在所述像素区的刻蚀阻止层上形成第二掩膜层；
去除逻辑区的浅沟槽内以及硬掩膜层上的刻蚀阻止层；
去除所述第二掩膜层。
3.如权利要求1或2所述的浅沟槽隔离结构的形成方法，其特征在于，所述刻蚀阻止层的材料为无定形碳。
4.如权利要求3所述的浅沟槽隔离结构的形成方法，其特征在于，去除逻辑区的浅沟槽内以及硬掩膜层上的刻蚀阻止层的工艺为灰化工艺。
5.如权利要求4所述的浅沟槽隔离结构的形成方法，其特征在于，去除所述第二掩膜层的工艺为灰化工艺。
6.如权利要求5所述的浅沟槽隔离结构的形成方法，其特征在于，去除逻辑区的浅沟槽内以及硬掩膜层上的刻蚀阻止层的工艺和去除所述第二掩膜层的工艺在同一反应腔内完成。
7.如权利要求3所述的浅沟槽隔离结构的形成方法，其特征在于，去除所述像素区的浅沟槽内的刻蚀阻止层的工艺为化学氧化工艺。
8.如权利要求1或2所述的浅沟槽隔离结构的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅。
9.如权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于，填充所述绝缘介质的工艺为高深宽比沉积工艺。
10.一种浅沟槽隔离结构，其特征在于，采用权利要求1-9中的任意一种方法形成。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
