[发明专利]一种具有高电荷保持能力的半浮栅晶体管及其制备方法

说明书

本发明属于集成电路器件制造技术领域，具体为一种具有高电荷保持能力的半浮栅晶体管及其制备方法。本发明半浮栅晶体管包括：半导体衬底，形成于所述半导体衬底中的U型槽；与U型槽的一侧相邻接的轻掺杂区；与轻掺杂区相接触的第一栅极叠层；第二栅极叠层；栅极侧墙；以及源区和漏区。本发明能够进一步减小半浮栅器件栅极的漏电流，提高晶体管的开关速度，降低功耗。并且，可以有效降低半浮栅器件的漏极电压，同时提高晶体管浮栅对电荷的保持能力。

技术领域

本发明属于集成电路器件制造技术领域，具体涉及一种具有高电荷保持能力的半浮栅晶体管及其制备方法。

背景技术

目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换.

随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64 ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。

半浮栅晶体管是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。

从半浮栅晶体管的工作原理我们可以看出，半浮栅晶体管的电荷保持能力由晶体管栅叠层中半浮栅的材料决定。因此，如何进一步改进半浮栅的材料成为进一步提高半浮栅晶体管的电荷保持能力，增加电荷保持时间的关键。此外，伴随着多晶硅浮栅尺寸的缩小，通过栅间介质的冲击电流过大，会给存储器带来可靠性问题。而且，多晶硅浮栅存在多晶硅耗尽效应，要生长光滑、足够薄的多晶硅薄膜的工艺相对复杂。

发明内容

为了解决上述问题，本发明提供一种具有高电荷保持能力的半浮栅晶体管及其制备方法。

本发明提供的具有高电荷保持能力的半浮栅晶体管，包括：

半导体衬底，具有第一掺杂类型；

U型槽，形成于所述半导体衬底中；

轻掺杂区，具有第二掺杂类型，形成于所述半导体衬底中，与所述U型槽的一侧相邻接；

第一栅极叠层，包括第一高K栅介质层和第一金属栅，其中，所述第一高K栅介质层覆盖所述U型槽的表面并部分覆盖所述轻掺杂区表面，在所述轻掺杂区表面形成开口，所述第一金属栅覆盖所述第一高K栅介质层，在所述开口处与所述轻掺杂区相接触；

第二栅极叠层，包括第二高K栅介质层和第二金属栅，所述第二高K栅介质层覆盖所述第一金属栅表面和部分所述轻掺杂区表面，所述第二金属栅覆盖所述第二高K栅介质层；

栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；以及

源区和漏区，具有第二掺杂类型，形成于所述半导体衬底中，位于所述第一、第二栅极叠层两侧，其中，漏区形成于所述轻掺杂区中。

优选为，所述第一、第二高K栅介质层为ZrO₂、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO₂、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON 之一种，或其中任意几种的组合。

优选为，所述第一、第二金属栅为TiN、TaN、MoN、WN、TaC 或TaCN。

优选为，所述半导体衬底为第一掺杂类型的Si衬底，所述源区和所述漏区为第二掺杂类型外延SiGe。

本发明提供的具有高电荷保持能力的半浮栅晶体管制备方法，包括以下步骤：